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改善当代广播视频系统中视频时钟信号的产生(06-100)

—— 改善当代广播视频系统中视频时钟信号的产生
作者:美国国家半导体公司 应用工程师 Alan Ocampo时间:2008-04-07来源:

  俗话说“时间就是一切”,这在当代的广播演播室中得到很好的体现,在这里视频时钟和同步信号的定时对于产生、采集、编辑和分配模拟和数字视频很必要。今天的广播系统必须支持产业标准SD/HD格式,例如NTSC、PAL、720p、1080i和1080p,经过模拟和数字接口输出,例如复合视频、分量视频和串行数字接口(SDI)。随着高速SDI视频设备在演播室中得到越来越广泛的应用,改善的视频同步信号分离可以有效地产生具有低抖动的视频时钟,这对于满足新SDI标准的严格规范来说非常关键。

本文引用地址:http://www.eepw.com.cn/article/81251.htm

  

  从模拟视频输入产生不同定时和时钟信号的由一个视频同步分离器和锁相环(PLL)组成。这两个电路显示在图1的SDI应用框图中。

  视频同步分离器接受一个具有双电平或三电平同步信号的1Vp-p模拟视频输入,并从中提取出标准的定时信号,例如行同步(Hsync)、场同步以及复合同步信号、色同步以及奇偶场输出。为满足最新HDTV标准的严格定时要求,像HD三电平同步分离、低输出传播延时以及50%同步信号限幅(sync slicing)这些都是必须的。后者通过在双电平或三电平同步参考沿的50%点处的限幅来确保准确的同步提取。与非自适应的固定电平同步信号限幅相比,这提供了更优的行同步抖动性能,即使在不规则的输入条件下,例如双倍负载终结或没有75Ω负载终结或传输损耗。在这里,行同步抖动定义为在Hsync的下降沿相对于输入同步参考沿的峰-峰时间差值,这对于在之后的PLL模块产生的像素时钟性能来说非常的关键。

  PLL模块可以产生一个或更多的像素时钟,这个像素时钟可以在相位上锁定于行同步信号的前沿,即PLL的参考输入。需要两个PLL以产生标清(SD)和高清(HD)像素时钟,两个PLL设计成产生用于针对任何指定的行同步频率产生合适输出频率。因为PLL从一个低频行同步信号获得一个高频像素时钟,像素时钟抖动将在不同的频率下由不同的信号源决定。

  在环路带宽之下,PLL输出的时钟抖动主要是Hsync抖动,行同步抖动在相当大的程度上取决于同步分离器的性能和质量。在环路带宽之上,PLL输出时钟抖动主要取决于PLL振荡器,通常选用压控晶体振荡器(VCXO)以实现低相位噪声和频率精度。

  在图1所示的框图中,采用一个像素时钟发生器来获得一个用于SDI串行化器的参考时钟。SDI串行化器接收符合SMPTE的并行数字视频数据,然后编码、串行化,通过同轴电缆传输未经压缩的串行数字视频。串行化器需要一个干净的参考时钟用于其内部PLL来产生一个码率时钟,这个时钟用于串行化器,并对输出码流提供时钟。如果直接对串行化器提供时钟驱动,参考时钟上的任何抖动都可能转移到码率时钟,从而表现为SDI输出抖动。如表1所示,SDI格式使用的数据率越来越高,因此这需要具有足够高抖动性能的时钟源。


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