数字化全双工语音会议电路(06-100)

　　在多路语音信号相加时，如果求和所得信号溢出，语音将产生限幅失真。为解决这一问题，用双向计数器carry_counter来扩展“和”的动态范围。用a/c_clock信号的上升沿执行加/减法操作、下降沿执行进/退位操作。采用这一技术比简单地增加加法器的数据宽度节省芯片的逻辑资源。通常carry_counter用4位计数器就够了。

　　summing_enable信号用来允许/禁止某路语音参加求和。如果要禁止某路发言，当加法器对该路数据求和时，使summing_enable为低即可。

　　求和后的线性码ds[11..0]和进/退位信号ds[15..12]在每帧结束时被sum_latch信号锁存，然后在sum_out信号有效时输出。

　　全局加法器

　　来自各个帧加法器的输出分时选通三态总线，相继送入全局加法器，在全局加法器里累加所有各帧的信号。从全局加法器输出的“和”信号就包括了所有与会者的发言。全局加法器的电路设计类似于帧加法器。

　　本路减法器和延时电路

　　本路减法器由32路信号分时共用，从全部“和”信号中减去一路信号再输出到该路，这路就收到了除自己以外的所有其它与会者的发言。但是由于两次累加过程，“和”信号已经产生了两帧时间的延迟，因此必须把拟减去的本路信号先做相同的延时，然后再相减。只要在前面的累加过程中没有产生限幅失真，本路信号就能够被精确地减除掉。

　　线性码/A律码转换电路  

　　从本路减法器输出的仍是线性码，通过本模块转换回A律编码。该转换电路也是1帧32路信号分时共用的。

　　并行/串行转换电路  

　　最后把运算完毕的并行信号转换成符合PCM时序要求的串行信号，即可输出给PCM解码器，得到供各用户收听的语音会议信号。

　　时序发生器  

　　时序发生器外接16.384MHz的有源晶振，导出3组同步的时钟信号：FPGA内各逻辑处理电路的时序信号、FPGA和外部处理器接口的时序信号、PCM编解码器的时钟信号。

　　外部处理器接口   
 
　　本接口通过地址、数据、控制三组总线连接到FPGA片外的单片机或嵌入式计算机。通过本接口，外部处理器可以设定和选择FPGA的功能，如禁止某路发言或收听等。

　　如把数据和控制总线设计成双向的，还可以读取到FPGA内各路用户的语音状态信息。

　　设计结果

　　以上电路用Altera公司的QuartusⅡ 5.1版软件进行设计、仿真和下载编程，选用的FPGA是Altera公司Cyclone系列的EP1C6 T144芯片。本设计的关键是各路信号处理流程中的时序关系必须严格符合PCM信号的时序要求，否则会影响语音质量。为此要认真进行电路波形的仿真，还要保证所有波形去除掉“毛刺”使电路能稳定工作。设计完成后对32路、128路等全双工语音会议进行了实际电路的制作和实验，试听语音会议的音质优良，效果完全达到设计要求。

　　依据上述设计原理，对电路做些改变，还能够进一步扩展语音会议的功能，如分组会议、调度会议、通播会议等。