基于DDFS的程控音频仪器测试信号源设计

　　文中介绍一种基于DDFS(直接频率合成)技术的可编程音频仪器测试信号源设计。该系统采用单片机作为控制器，以FPGA(现场可编程门阵列)作为信号源的主要平台，利用DDFS技术产生一个按指数衰减的频率可调正弦衰减信号。测试结果表明，该系统产生的信号其幅度可以按指数规律衰减;其频率可以在1～4 KHz频率范围内按1 Hz步长步进。可以方便的用于测试音频仪器设备的放大和滤波性能。

　　在各种音频仪器设备的设计和维护中，广泛利用音频信号源测试这些设备的工作状态和性能指标。放大器和滤波器是音频设备中两个基本功能模块，所以测试设备的放大性能和滤波性能必不可少。因此，需要有一套能为放大、滤波性能测试提供标准测试源的音频测试信号源。设计和制作一套供音频设备测试用(放大器和滤波器)的高性能音频信号源有重要的工程意义和实用价值。

　　通常放大器的测试源用的是单频的不同幅度的正弦信号作为激励源——小幅度信号用于测试放大器的灵敏度，大信号用于测试放大器对大信号的承受能力，大的动态范围用于表征放大器具有很强的对信号大小的适应能力;滤波性能的测试通常是采用不同频率的等幅正弦波作为激励源，以用于测试电路对不同频率信号的加权能力——频率响应。综上所述，对音频仪器设备的测试源的设计和选择有幅度可变、频率可调两个基本要求。通常的激励源只能做到单一的幅度可调(而频率不变)或者频率可调(而幅度不变)，没有二者皆同时可调，这样就导致了测试效率极低。为了提高测试效率，可以采用以正弦为载波包络按指数衰减的信号作为测试源。

　　1原理及仿真

　　1.1设计原理

　　如图1所示，该信号为按指数衰减的正弦信号，即其包络为单边衰减的指数信号，包络内是按正弦载波振荡的。这样指数衰减的包络能反映出信号由大到小的变换规律，能满足放大性能动态范围的测试;而频率可调可以方便频率响应的测试。根据实际需要，文中所讨论的音频信号源需要具备如下参数：正弦波频率1～4 kHz可调：调整步长1 Hz;初始相位为零;幅度按指数规律衰减;手动触发一次发出一个衰减正弦波;衰减到初始幅度的10%需延续时间100～1 000 ms。

　　1.2理论计算与仿真

　　按指数包络衰变的正弦振荡信号，在数学上实际就是单边指数衰减信号和正弦信号在时域上相乘。即

　　为了验证分析的正确性和DDFS技术能在FPGA内实现，需要对上述基带和已调信号进行matlab仿真和计算。图2为指数衰减信号与已调信号时域matlab仿真图，该图由上下两张子图组成。上面的子图给出的是幅度为1，衰减系数a为20的指数信号;下面的子图为上述指数信号和频率为1 kHz、抽样频率为4 kHz的正弦序列相乘后的已调信号的时域波形，即为所要得到的结果。从仿真结果来看，这符合设计要求。

　　图3为指数衰减信号与已调信号频谱matlab仿真图，与图2的时域子图子图相对应。需要说明的是该幅度谱利用的是512点的FFT对基带指数信号和已调信号进行分析得到。所以其频率分辨率为4 000/512=7.812 5 Hz，因此频率为1 000 Hz的正弦载波及频谱搬迁后的指数信号频谱的中心频率应该出现在1 000/7.812 5 Hz=128处。从仿真结果证明可以看出这个结果完全正确。

　　2系统设计及工作原理

　　为得到满足测试要求的可编程音频仪器测试信号源，需要根据上述仿真的原理在具体的器件平台上实现。图4给出了基于DDFS技术的可编程音频仪器测试信号源的系统设计框图。从该图上可以看出，系统以51系列单片机为控制中心，接收键盘置入的正弦载波频率，经过计算后产生FPGA内部DDS模块所需要的频率字，DDS模块根据这一频率字利用FPGA内部的逻辑产生符合设计要求的按指数规律衰减的正弦振荡信号，然后经过DA转变为模拟信号，最后通过低通平滑滤波器产生最终的输出信号。

　　3硬件设计

　　从图4可以看出，系统的硬件组成模块较多，但控制器、人机接口、FPGA平台的硬件不是本文的重点，故不作阐述。只对其中的数模转换器和低通滤波器LPF做简单说明。

　　3.1 DAC模块

　　如图5所示在FPGA内部实现的数字相乘(调制)需要通过DAC转变成为模拟信号，这里的DAC采用的是14位的高速DA，再经过运放OPA690将差分电流转为单端电压信号。

　　3.2低通平滑滤波器

　　如图6所示，经DA输出的信号经过两级由OPA690组成的低通滤波器后平滑输出。

　　4软件设计

　　本系统的软件包括两部分：一是单片机控制器的软件设计;另一部分是FPGA的逻辑设计部分。

　　4.1单片机控制程序

　　51单片机主要起到控制中心的作用，具体包括人机接口、参数计算、控制数据传送给FPGA.这部分的软件流程图如图7所示。

　　4.2 FPGA内部逻辑设计

　　这部分的软件(逻辑设计)是本系统的一个重点。主要包括指数衰减ROM1、正弦信号ROM2、数字乘法器等3个模块。图8为指数衰减信号产生模块;图9所示为正弦信号产生模块，采用的是DDS技术，这两部分其实都是通过matlab文件计算后生成的定点初始化文件存入到FPGA的片上RAM中;图10给出的是实现前两个模块相乘的14位数字乘法器，用于实现数字调制器。

　　图11给出了逻辑设计完后在Qualtus软件中通过嵌入式逻辑分析仪signalTab看到的输出波形。