PCB设计：如何减少错误并提高效率

　　电路板设计是一项关键而又耗时的任务，出现任何问题都需要工程师逐个网络逐个元件地检查整个设计。可以说电路板设计要求的细心程度不亚于芯片设计。

　　典型的电路板设计流程由以下步骤组成：

　　前面三个步骤花的时间最多，因为原理图检查是一个手工过程。想像一个具有1000条甚至更多连线的SoC电路板。人工检查每一根连线是冗长乏味的一项任务。事实上，检查每根连线几乎是不可能的，因而会导致最终电路板出问题，比如错误的连线、悬浮节点等。

　　原理图捕获阶段一般会面临以下几类问题：

　　●下划线错误：比如APLLVDD和APLL_VDD

　　●大小写问题：比如VDDE和vdde

　　●拼写错误

　　●信号短路问题

　　●……还有许多

　　为了避免这些错误，应该有种方法能够在几秒的时间内检查完整个原理图。这个方法可以用原理图仿真来实现，而原理图仿真在目前的电路板设计流程中还很少见到。通过原理图仿真可以在要求的节点观察最终输出结果，因此它能自动检查所有连接问题。

　　下面通过一个项目实例进行解释。考虑电路板的一个典型框图：

　　图1

　　在复杂的电路板设计中，连线数量可能达到数千条，而极少量的更改很可能浪费许多时间去检查。

　　原理图仿真不仅能节省设计时间，而且能提高电路板质量，并且提高整个流程的效率。

　　一个典型的待测设备(DUT)具有以下一些信号：

　　图2

　　待测设备在经过某些预调整后会有各种各样的信号，并且有各种模块，如稳压器、运放等，用于信号调整。考虑通过稳压器得到的一个供电信号例子：

　　图3：样例电路板的原理图。