基于FPGA的LCD大屏幕拼接系统的设计

　　项目概述

　　随着各种图形、图像内容质量的不断提升以及系统运行实时显示的需要，金融、通信、交通、能源、安全、军事等越来越多的行业需要建立能够实时整合多路信号输入的超大屏幕显示系统。而数字技术的飞速发展，也使人们对大尺寸、多画面、真色彩、高画质、高分辨率的计算机图形、图文、数据与各类视频图像显示效果的需求得以满足。其中，以视频信息的要求最为强烈，人们不仅希望视频显示尺寸的越来越大，而且视频显示质量也要求能达到多画面、真色彩、高画质、高分辨率。

　　在大屏幕拼接系统中，拼接控制器的优劣直接决定着整个大屏幕显示系统效果的好与坏，目前，拼接控制器的实现方法共三种：第一代PCI插卡式的工作原理是通过工控机，利用多路PCI计算机主板，一部分PCI插槽插入视频采集卡，另外一部分PCI插槽插入视频输出卡，输入和输出中间由CPU来构建一个运算和处理中心，这时就组建成了一台工控式控制器。他的图形处理原理是通过CPU运算后将母信号分割成M*N个子视频信号后，再把每一个子信号都进行放大处理分别传送给拼接幕墙上的各个对应单元，显示单元将处理器传送来的信号实现在大屏幕的每个显示单元上，而分辨率和处理速度由计算机CPU及对应的PCI卡决定，故性能有限。第二代嵌入式拼接器也称“内拼式拼接器”他是基于液晶屏信号驱动板上增加的运算分割技术，其工作原理先将一个完整的母画面传送至信号运算处理器，运算处理器以ID地址编码器的方式开始锁定各自在母画面中的位置，以二进制BCD码顺序排列开始运算切割成多个子画面，处理器将各自运算好的数据直接输送给液晶驱动板，驱动板将色彩、亮度、对比度等参数调校后以LVDS方式传送至LCDIC成像器形成图像，内拼式拼接器只是单元内部显示像素的处理，结果是合成显示图像，不能解决信号高分辨率拼接和任意位置任意大小多窗口信号处理。第三代拼接系统中控制器采用纯硬件处理器FPGA阵列式处理构架，全硬件设计，无CPU和操作系统。控制器集超宽带视频信号采集、实时高分辨率数字图像处理、二维高阶数字滤波等高端图像处理技术于一身，具有强大的处理能力。控制器采用多总线并行处理机制，能从根本上保证对所有输入视频进行全实时处理，图像没有延迟，无丢桢现象，由于从结构上就超出了前两代的机器的设计理念，采用纯硬件的处理器运算技术，所以启动时间快，工作非常稳定。

　　数字化系统产品中，直接采用超大规模、超高速的现场可编程门阵列(FPGA，Field Programmable Gate Array)，基于其高集成度、高速、可编程等优点，来实现硬件单片集成，已成为必然趋势。FPGA丰富的内部资源及高速为实时视频处理提供解决途径。

　　因此，本项目设计基于FPGA的数字视频处理算法， 实现对DVI视频信号进行解码，实时对数字视频的分割、 视频图像的插值放大，并同时将处理结果经DVI编码送到LCD显示，完成大屏幕拼接系统的设计。

　　一、1、系统概述

　　1.1系统结构

　　整个LCD屏幕显示拼接系统包含DVI解码模块、视频分割模块、SRAM、视频延展式线性插值放大模块、视频输出控制模块、DVI编码模块等。FPGA 内部逻辑实现将输入数字视频分成四路并行的子视频像素流，经各自独立的视频处理通道进行实时插值放大处理。经过视频编码电路输出到由 4个LCD显示屏组成的拼接屏幕上进行视频显示。 应用系统硬件平台的系统结构设计方案， 如图1所示。

　　图1 LCD屏幕拼接系统结构图

　　1.2系统原理

　　LCD屏幕拼接显示系统的工作原理， 系统接收一路DVI数字视频信号， 进行处理前需要先对最小变换差分信号(T.M.D.S.)形式的视频信号进行解码(decode)处理， 得到 FPGA 可以处理的像素流信息，经过视频分割，分割后的子视频与产生的参考视频流复合，使各个子视频的行场同步控制信号一致，各个子视频经过延展式线性插值放大处理， 得到最小变换差分信号的数字视频信号， 经 DVI接口输出到拼接 LCD 显示器进行显示。

　　2、算法实现的功能

　　算法的主要功能如下： FPGA数字视频处理电路是对视频数据进行数字处理的逻辑， 实现实时视频的预处理、 图像的分割、 视频图像插值放大等处理， 并通过视频输出模块控制四路并行的子视频同步地显示到 4个 LCD 拼接屏幕上。 具有以下主要功能：

　　(1)通过内部逻辑的视频输入模块(VGA Input)接收从DVI解码电路送出的视频图像数据， 包括像素数据(R、 G、 B分量)和视频同步控制信号(HSYNC、 VSYNC)等， 转换成预处理的视频像素流格式。

　　(2)视频分割模块实现原始单帧视频图像的分割剪裁， 得到四路完整格式的子视频像素流 (包含视频像素数据和视频同步控制数据)， 并控制4个子视频显示的相互时序关系; 各个拼接屏幕的像素点的扫描规律相同， 均为逐行扫描形式， 并且子视频像素点显示同步， 即行同步和场同步。

　　(3)视频插值模块实现对视频分割所得的子视频进行2×2倍地插值放大处理， 该模块采用并行处理方式， 四路子视频分别经过各自独立的视频处理通道;插值放大算法是基于在FPGA进行延展式线性(extended linear interpolation)待插值像素点的数据计算， 配合视频生成模块(VGASyncGen)产生的参考视频流， 并通过共享的行缓冲存储器实现插值像素数据的分时读写切换来实现的。所得到视频像素流包含完整视频像素流格式，并且符合较高分辨率的视频显示要求。

　　(4)视频输出模块，完成放大处理后的各个视频像素流输出到DVI 编码输出电路。保证各个显示屏幕得到的视频信号符合VESA 规定的标准时序要求。