PCB布线产生的寄生电感对DC-DC效率的影响

　　这种现象的原因在于慢速开关控制FET引起了额外的开关损耗，因为在变换过程中控制FET的VDS较同步FET高 （同步FET的正向电压降小）。此外，寄生电感对FET栅-漏电压的反馈对总体HS-FET漏电流造成重要影响。通过比较，寄生源极电感对LS-FET漏电流的影响只是局部，这是因为可通过同步FET的体二极管对其进行旁路。

　　并联MOSFET的影响

　　当MOSFET并联时，很多情况下每个单独的MOSFET回路不可能具有相同的寄生现象。我们已经研究了MOSFET漏极回路中的额外电感对于效率的影响。

　　从（见图10）中，我们观察到寄生电感的差异越大，效率下降得越大。引出的问题是：“如何优化设计？”换句话说，使两个MOSFET具有相同大的寄生电感，是否比保持原状好？

　　结论

　　我们通过试验显示寄生电感对于DC-DC转换器中开关MOSFET效率的有害影响。 结论如下：

　　源极电路中电感的影响最为严重，其次是漏极电路中的类似电感。

　　在我们的试验板中，我们没有发现与栅极电路电感相关的严重影响。

　　效率的降低与转换器的切换频率有密切关系。

　　效率的降低与负载电流有很大关系。在源极和漏极电路存在寄生电感的情况下，负载电流越大，效率下降越多。

　　在现今DC-DC转换器应用中，进行功率系统PCB布线时要特别小心，在开关MOSFET周围尤需注意。

　　使用多层板的优点之一便是通过汇集尽可能多的层板中的电流，减小寄生电阻和电感。这样可降低电阻损耗和寄生电感造成的损耗。

　　在设计高频DC-DC转换器时，存在许多与源极和漏极电路相关的寄生电感问题。首先是封装电感，可行的做法是使用新近推出的低电感封装，用于封装开关MOSFET。第二项是PCB寄生电感，必须使用多层PCB并使迹线电感降至最小，以控制损耗。这样设计人员便可以使用较少的几个电容获得更快速的动态响应，并成功实现高频设计。

　　应该将无法通过设计来避免的寄生电感移至同步FET回路中，因为同步FET中的电感对于总体效率的影响比控制FET回路中电感的影响小。备注：在低占空比的情况下，同步FET回路中的寄生电阻会显着降低效率。需要在设计 （迹线宽度、铜层厚度、有效的回路范围、偏置等） 中作出复杂的折中平衡。

　　最好避免并联MOSFET。替换MOSFET并联的方法是增加额外的相位或使用更好的MOSFET。如果并联不可避免，对于并联的MOSFET，在设计上必须保证电气对称，以获得相同的电流分配和相同的开关时间。