基于SAA6752HS 的嵌入式视频监控和传输系统的设计

环境下进行的。CCS 界面简单明了，操作方便，功能强大，大大降低了开发的难度。系统的驱动程序由TMS320VC5502 初始化程序,SAA7114A ，SAA6752HS 和LAN91C111 的配置程序、数字视频MPEG2 码流接收存储封包程序、MPEG2 码流以太网发送程序和系统主控程序等多个模块组成。图6 为软件系统框图。

图6 　软件系统框图

TMS32VC5502 的初始化程序完成对‘C5502 的堆栈和运行状态位，中断使能位的设置，以及DSP内核频率的设置。SAA7114 和SAA6752HS 的配置程序通过‘C5502 的I2C 接口完成对其的设置，使其能正常地进行模拟解码和数字编码。LAN91C111 的初始化程序完成对该芯片的一些寄存器设置，使其能正常运转起来。数字视频MPEG2 码流接收存储封包程序是通过‘C5502 将SAA6752HS 传过来的数据按照RTP 协议标准打成网络上的数据包，然后再通过MPEG2码流以太网发送程序将数据包发送出去。数据传输时都是使用的DMA 传输方式，这样可以节省大量的时间，提高系统运行的效率。

在整个驱动程序设计当中，时序的把握是十分关键的。比如SAA7114 的配置程序，当中需要用到I2C 总线，而I2C 总线对时序要求是相当严格的，如果在发出START 命令之后，不加上一定的时延，而立即传送数据，由于DSP 的速度太快，可能会造成前后数据的覆盖，导致程序出错。另外，由于系统是进行实时处理的，中断程序设计是必不可少的。在程序设计时有几个问题需要注意：

第一， 当外部中断信号不稳定时，比如波形前后跳动、毛刺过多等，都有可能造成能检测到中断，但无法进入中断服务程序的情况。

第二， 若将程序单步执行，这样会造成仿真器出错，无法检测到中断。

第三， 在修改两个中断矢量指针IVPD 和IVPH 之前，应确信：

a、禁止所有的可屏蔽中断( INTM= 1) 。这可以在修改中断矢量指针，使之指向新中断矢量之前，防止产生一个可屏蔽中断。
b、每个硬件非屏蔽中断对新旧IVPD 值分别有一个中断矢量和一个中断服务程序。这样在修改IVPD 过程中，产生一个硬件非屏蔽中断时，可以防止非法指令代码。

FPGA 逻辑设计

该系统中使用了一块Altera 公司的ACEXEP1K30QC208-3Q 型号的FPGA ，主要利用该FPGA实现SAA6752 与TMS320VC5502 之间的接口。如上SAA6752HS 与TMS320VC5502 的连接图4 所示，移位寄存器负责将SAA6752HS 输出的8 位数据方式扩展成32 位宽度，以提高数据的吞吐效率。通过时钟信号PDIOCLK、有效位信号PDOVAL 和音视频标志位PDOAV 来控制移位寄存器的工作。FIFO是一个宽度为32 位的缓冲器，TMS320VC5502 通过片选信号CE3 和读信号ARE/SRE/SDRE 控制对FIFO 数据的读操作。

当SAA6752HS 采用传送流的数据结构时，每读完4 个数据包(每个数据包为188个字节) ， 计数器2 就会产生一次中断，TMS320VC5502 从FIFO 中读入这些数据包，完成信道编码后向网络上传输。FPGA 逻辑正是依据这一思想设计的。为了提升系统的稳定性，避免累积错误，该逻辑中采用了一种双FIFO 轮流切换的方法。在系统开始运行，只往FIFO1 里写，当写完4 个数据包，产生一次中断，通知DSP 来读数据；接下来，系统自动切换到往FIFO2 里写，此时DSP 同时在读FIFO1里的数据，直到往FIFO2 里写完4 个数据包(由于DSP 读数据的速度远远快于SAA6752 往FIFO 里写数据的速度，故此时FIFO1 已被读空) ，便又产生中断；接下来，DSP 读FIFO2 里的数据，同时往FIFO1里写，依次轮流切换。

图7 　DIO 主模式下输出传输流分组的时序图

SAA6752 的输出采用DIO 主模式，其输出端口的时序如图7 所示，每个数据包包含188 个字节，这是MPEG2 传输流分组的特性。在MAX+PLUSII 下设计其逻辑，运行正常。

结束语

本文针对数字视频压缩及网络传输作了较为深入的研究，并针对嵌入式网络视频服务器的设计和实现作了初步而有益的探索，其中既有经验也有教训。由于时间及其它因素的限制，研究工作留有许多需要完善的地方。Non-PCI 结构网络接口性能的优化和客户端软件的具体实现及形成嵌入式网络视频服务器原理样机是我们下一步的目标。