低压超级接面结构优化MOSFET性能

采用超级接面结构设计不仅可克服现有功率MOSFET结构的缺点，亦能达到低RDS(on)、低QG和低QGD等特性，确保在兼顾晶片尺寸与功耗的前提下，提升DC-DC转换效率与功率密度。

　　藉由对同步交流对交流(DC-DC)转换器的功耗机制进行详细分析，可以界定必须要改进的关键金属氧化物半导体场效电晶体(MOSFET)参数，进而确保持续提升系统效率和功率密度。

　　分析显示，在研发功率MOSFET技术的过程中，以往常见以QG和QGD(意即RDS(on)×QG和RDS(on)×QGD)为基础的因数(FOM)已无法满足需求，若坚持采用固定因数，将可能导致技术选择无法达成最佳化。藉由此次分析的启示，工程师们已定义一套FOM以应用于新的低压功率MOSFET技术研发。由此产生的30伏特(V)技术以超级接面(Superjunction)为基础概念，是DC-DC转换器的理想选择;相较于横向和分裂闸极沟槽MOSFET等竞争技术，该技术可同时提供特定的低RDS(on)、QG、QGD、QOSS和高度闸极回跳抑制。

　　MOSFET损耗问题加剧　催生新功耗分析技术

　　多相同步降压转换器是微控制器(MCU)以及其他运算密集型积体电路(IC)，如数位讯号处理器(DSP)和绘图处理器(GPU)供电的拓扑结构选择。在同步降压转换器内，两个功率MOSFET串联形成半桥结构。高处的MOSFET做为控制单结型FET;低处的MOSFET则为同步FET。

　　此电路拓扑演变的关键点在于2000年时，引进Pentium 4微处理器以及相关的ATX12V电源规范，其中的功率轨(即转换电压)从5伏特提高至12伏特，以达成微处理器须要快速增加电流的要求。因此而产生的工作周期变化使得功率MOSFET在性能优化方面发生重大变革，并全面采用QGD×RDS(on)和QG×RDS(on)等效益指数作为功率MOSFET的性能指标。然而，过去10年以来，特定尺寸产品中此类FOM和RDS(on)已降低约十倍，QG和QGD已不再是影响功率MOSFET功耗的主要因素。

　　就控制FET而言，MOSFET封装和印刷电路板(PCB)连线的寄生电感所产生的功耗可能超过由QGD产生的损耗。降低寄生电感的需求推动Power SO8封装的普及化，并使整合动力的概念于2002年产生，意即将控制和同步FET与MOSFET驱动器整合于四方形平面无接脚封装(QFN)中，此概念于2004年获英特尔(Intel)DrMOS规范采用。

　　为因应功率MOSFET多面性的损耗，一系列日趋复杂的运算方式和效益指数逐被提出。在功耗机制研究领域中，最被看好的技术是利用如TSuprem4和Medici等TCAD工具制作详细的行为模型，并结合详细的电路模拟(如PSpice)，进而产生详细的功耗分析结果。虽然此方法可针对不同的功耗机制进行深入分析，但分析结果须转换成一套以MOSFET参数为基础的FOM，以用于新技术的研发。

　　确认效益因数有助技术最佳化

　　为使DC-DC转换中采用的MOSFET技术达成最佳化，首先须确定对目标应用的性能造成影响的关键元件参数为何。透过功耗机制分析得出的这些参数通常为一组关键效益因数(性能指标)，在确认任何效益因数的有效性为实际限值(如可用尺寸和成本)时，功耗分析所采用的假设前提相当重要。表1列出了用于新的功率MOSFET技术研发的FOM。

　　前三项性能指标已广泛用于评估技术的适用性，因此无须多作介绍，其仅用于告知设计工程师须尽可能减少单位面积上的RDS(on)值(即Sp.RDS(on))，以确保晶片在有限的封装尺寸内达成最高的功效。且对于特定的RDS(on)，要尽量降低MOSFET电容CGS和CGD，以达成最低开关损耗。

　　第四个FOM为COSS，与降低输出电容有关，其重要性将逐渐增加。原因来自两方面：第一，同步FET的闸极电荷损失已大幅降低，输出电容充放电时产生的电荷损耗水准已大致相当。第二，控制FET的QGD相当微小，以致于影响电压升降时间的因素为电路电感对输出电容进行充电的时间，而非电路提供所需闸控充电的能力。在此请特别注意，表1中未列出储存电荷Qrr，并非Qrr可忽略不计，而是因为采用与上述降低Sp.RDS(on)相同的技术使其获得改善，此技术包含提高单元密度(导因于本体偏置效应)和削减漂移区块等。

　　设计一款高性能MOSFET须在特定的参数之间做出权衡。例如，欲改善RDS(on)×QGD，可透过加大单元间距、牺牲Sp.RDS(on)而完成，亦可透过增加一个连接源极的闸极遮罩、牺牲RDS(on)×QOSS而完成。为避免产生不符理想的元件结构，须综合这些FOM。此概念已被应用于生产综合加权同步FET(FET CWS)FOM，即综合考量闸极电荷和输出电容功耗的效应。此种FOM组合有助于对元件性能做出更精确的评估，此外，透过将转换电压和闸极驱动电压(VIN和VDR)合并后，QG和QOSS的相对重要性取决于应用方式，进而确保改善后的闸极电荷不会对输出电容产生不利影响，反之亦然。

　　随着小尺寸封装晶片(如QFN3333)和多晶片产品(如DrMOS)的使用越来越为广泛，将低Sp.RDS(on)与低开关FOM相结合的确有其必要性。面积限制同步(Area Constrained sync, ACS)FET FOM组合即是透过降低RDS(on)以提高开关性能，因此须要比封装允许值更大的活动区域。请注意，该FOM不仅是一项单纯的性能指标，亦关系到该技术是否有能力达成各项性能指标在特定空间限制下所认定的潜能。因此，在进行技术比较时，须留意此点。

　　在理想状态下，对于CWS和ACS FOM而言，QG应在VDS=0和VGS=4.5伏特的条件下进行测量。若无法达成上述条件，可根据闸极电荷曲线，利用公式1计算QG。公式中的QG1、QG2分别为VDS1和VDS2条件下测得的闸极电荷，此两点均取自于闸极电荷曲线中QGD的部分之后。

　　QG=4.5V×(QG1-QG2)/(VDS1-VDS2)¨¨¨¨(公式1)

　　输出电荷是一般资料手册中不会提及的另一参数，但使用者可根据输出电容进行估算。当转换电压为12伏特时，假设理想的pn接面电压为0.7伏特，则QOSS可用公式2计算，其中Vm用以表示测量COSS时的电压。