如何为逐次逼近型ADC设计可靠的数字接口？

作者：时间：2017-10-20来源：网络收藏

　　简介

本文引用地址：http://www.eepw.com.cn/article/201710/366589.htm

　　逐次逼近型模数转换器（因其逐次逼近型寄存器而称为SAR ADC）广泛运用于要求最高18位分辨率和最高5 MSPS速率的应用中。其优势包括尺寸小、功耗低、无流水线延迟和易用。

　　主机处理器可以通过多种串行和并行接口（如SPI、I2C和LVDS）访问或控制ADC。本文将讨论打造可靠、完整数字接口的设计技术，包括数字电源电平和序列、启动期间的I/O状态、接口时序、信号质量以及数字活动导致的误差。

　　数字I/O电源电平和序列

　　多数SAR ADC都提供独立的数字I/O电源输入（VIO或VDRIVE），后者决定接口的工作电压和逻辑兼容性。此引脚应与主机接口（MCU、DSP或FPGA）电源具有相同的电压。数字输入一般应在DGND-0.3 V与VIO + 0.3 V之间，以避免违反绝对最大额定值。须在VIO引脚与DGND之间连接走线短的去耦电容。

　　采用多个电源的ADC可能拥有明确的上电序列。应用笔记AN-932《电源序列》为这些ADC电源的设计提供了良好的参考。为了避免正向偏置ESD二极管，避免数字内核加电时处于未知状态，要在接口电路前打开I/O电源。模拟电源通常在I/O电源之前加电，但并非所有ADC均是如此。请参阅并遵循数据手册中的内容，确保序列正确。

　　启动期间的数字I/O状态

　　为了确保初始化正确无误，有些SAR ADC要求处于某些逻辑状态或序列，以实现复位、待机或关断等数字功能。在所有电源都稳定之后，应施加指定脉冲或组合，以确保ADC启动时的状态符合预期。例如，一个高脉冲在RESET上持续至少50 ns，这是配置AD7606以使其在上电后能正常运行所必须具备的条件。

　　在所有电源均完全建立之前，不得切换数字引脚。对于SAR ADC，转换开始引脚CNVST可能对噪声敏感。在图1所示示例中，当AVCC、DVCC和VDRIVE仍在上升时，主机cPLD拉高CNVST。这可能使AD7367进入未知状态，因此，在电源完全建立之前，主机应使CNVST保持低电平。

　　图1. 在电源上升时拉高CNVST可能导致未知状态

　　数字接口时序

　　转换完成之后，主机可以通过串行或并行接口读取数据。为了正确读取数据，须遵循特定的时序策略，比如，SPI总线需要采用哪种模式等。不得违反数字接口时序规范，尤其是ADC和主机的建立和保持时间。最大比特率取决于整个循环，而不仅仅是最小额定时钟周期。图2和下列等式展示了如何计算建立和保持时间裕量。主机把时钟发送至ADC并读取ADC输出的数据。

　　图2. 建立和保持时序裕量

　　tCYCLE = tJITTER+ tSETUP + tPROP_DATA+ tPROP_CLK + tDRV + tMARGIN

　　tCYCLE：时钟周期 = 1/fCLOCK

　　tJITTER：时钟抖动

　　tSETUP：主机建立时间

　　tHOLD：主机保持时间

　　tPROP_DATA：从ADC到主机的传输线路的数据传播延迟

　　tPROP_CLK：从主机到ADC的传输线路的数据传播延迟

　　tDRV：时钟上升/下降沿后的数据输出有效时间

　　tMARGIN：裕量时间大于等于0表示达到建立时间或保持时间要求，小于0表示未达到建立时间或保持时间要求。

　　主机建立时间裕量

　　tMARGIN_SETUP = tCYCLE， MIN – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV， MAX

　　建立时间等式以最大系统延迟项定义最小时钟周期时间或最大频率。要达到时序规格，必须大于等于0。提高周期（降低时钟频率）以解决系统延迟过大问题。对于缓冲器、电平转换器、隔离器或总线上的其他额外元件，把额外延迟加入tPROP_CLK和tPROP_DATA。

　　类似地，主机的保持时间裕量为

　　tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

　　保持时间等式规定了最小系统延迟要求，以避免因违反保持时间要求而出现逻辑错误。要达到时序规格，必须大于等于0。

　　ADI公司带SPI接口的许多SAR ADC都是从CS或CNV的下降沿为MSB提供时钟信号，剩余的数据位则跟随SCLK的下降沿，如图3所示。在读取MSB数据时，要使用等式中的tEN而非tDRV。

　　图3. AD7980 3线CS模式下的SPI时序

　　因此，除了最大时钟速率以外，数字接口的最大工作速率也取决于建立时间、保持时间、数据输出有效时间、传播延迟和时钟抖动。

　　在图4中，DSP主机访问AD7980处于3线CS模式下，其中，VIO = 3.3 V。DSP锁存SCLK下降沿上的SDO信号。DSP的额定最小建立时间为5 ns，最小保持时间为2 ns。对于典型的FR-4PCB板，传播延迟约为180 ps/in。缓冲器的传播延迟为5 ns。CNV、SCLK和SDO的总传播延迟为

　　tPROP = 180 ps/in × （9 in + 3 in） + 5 ns = 7 ns

　　tJITTER = 1 ns。主机SCLK的工作频率为30 MHz，因此，tCYCLE= 33 ns

　　tSETUP_MARGIN= 33 ns –1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

　　tHOLD_MARGIN= 11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

　　建立时间和保持时间裕量均为正，因此，SPI SCLK可以在30 MHz下工作。

　　图4. DSP和AD7980之间的数字接口

　　数字信号质量

　　数字信号完整性（包括时序和信号质量）确保：在额定电压下接收信号；不相互干扰；不损坏其他器件；不污染电磁频谱。信号质量由多个项定义，如图5所示。本部分将介绍过冲、振铃、反射和串扰。

　　图5. 常用信号质量规格

　　反射是阻抗不匹配导致的结果。当信号沿着走线传播时，每个接口处的瞬时阻抗都不相同。部分信号会反射回去，部分信号会继续沿着线路传播。反射可能在接收器端产生过冲、欠冲、振铃和非单调性时钟边沿。

　　过冲和欠冲可能损坏输入保护电路，或者缩短IC的使用寿命。图6所示为AD7606的绝对最大额定值。数字输入电压应在–0.3 V和VDRIVE + 0.3 V之间。另外，如果振铃高于最大VIL或小于最小VIH可能导致逻辑误差。

　　绝对最大额定值

　　除非另有说明，TA = 25℃

　　图6. AD7606的绝对最大额定值

　　为了减少反射：

　　●尽量缩短走线的长度

　　●控制走线的特性阻抗

　　●消除分支

　　●使用适当的端接方案

　　●用环路面积小的固体金属作为返回电流参考平面

　　●使用较低的驱动电流和压摆率

　　针对走线特性阻抗的计算，目前有许多软件工具或网站，比如Polar Instruments Si9000 PCB传输线路场求解器。借助这些工具，特性阻抗计算起来非常简单，只需选择传输线路型号并设置相应的参数即可，比如电介质类型和厚度以及走线宽度、厚度和隔离。

　　作为一种新兴标准，IBIS用于描述IC数字I/O的模拟行为。ADI提供针对SAR ADC的IBIS模型。预布局仿真可检测时钟分布、芯片封装类型、电路板堆叠、网络拓扑结构和端接策略。也可检测串行接口时序限制以便为定位和布局提供指导。后仿真可验证设计是否符合所有指导方针和限制的要求，同时检测是否存在反射、振铃、串扰等违反要求的情况。

　　在图7中，一个驱动器通过一条12英寸的微带线路连接SCLK1，另一个驱动器通过一个与微带串联的43Ω电阻连接SCLK2。

　　图7. 驱动AD7606 SCLK

　　在图8中，SCLK1上的大过冲违反了–0.3 V至+3.6 V的绝对最大额定值。串联电阻可减小SCLK2上的压摆率，使信号处于额定值之内。

　　图8. AD7606 IBIS过冲模型仿真

　　串扰是能量通过互电容（电场）或互感（磁场）在并行传输线路间耦合的情况。串扰量取决于信号的上升时间、并行线路的长度以及它们之间的间距。

　　控制串扰的一些常用方法为：

　　●增加线路间距

　　●减小并行布线

　　●使走线靠近参考金属平面

　　●使用适当的端接方案

　　●减小信号压摆率

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　　数字活动导致的性能下降

　　数字活动可能导致SAR ADC性能下降，使SNR因数字地或电源噪声、采样时钟抖动和数字信号干扰而减小。

　　孔径或采样时钟抖动设定SNR限值，尤其是对高频输入信号。系统抖动有两个来源：来自片内采样保持电路的孔径抖动（内部抖动），以及采样时钟上的抖动（外部抖动）。孔径抖动为转换间的采样时间变化，为ADC的函数。采样时钟抖动通常为主要误差源，但两个源都会导致模拟输入采样时间变化，如图9所示。它们的影响难以区分。

　　总抖动会产生误差电压，ADC总SNR的限制因素为