基于FPGA的24×24位低功耗乘法器的设计

对功耗的测试时间是1μS。在测试时间内，给乘法器加入不同的测试激励，观察功耗变化情况，为了说明本文提出的算法的优越性，同时也测试了由现有的两种编码算法所实现的乘法器，测试结果分别如表2～表4所示(其中，whole表示表格前部的测试激励在测试时间内依次输入)。

从图6中可以看出，在测试时间内，当测试激励保持不变时，FPGA芯片的核动态功耗0．00 mW，总功耗比较小，用三种编码算法实现的乘法器功耗差别不大，说明在只进行一次乘法运算时，COMS的输入信号基本没有翻转；当输入激励在测试时间内变化，即在whole状态时，三个乘法器都有动态功耗，说明CMOS的输入信号随着电路输入信号的变化而翻转。本文介绍的乘法器的总功耗比文献介绍的算法降低了3．5％，比基于Booth-Wallace Tree的乘法器的功耗降低了8．4％。

5 结语
本文介绍了一种新的编码方法，它相对于文献中的编码可以进一步降低乘数中“1”的数量，从而进一步降低了乘法器的功耗；另外，还对传统的全加器和半加器进行了改进，从而降低CMOS输入信号的翻转率，从而降低了功耗。并且，通过在Altera公司的FPGA芯片EP2C70F8 96C中进行功耗测试，可以看出本文介绍的乘法器的功耗比文献中介绍的乘法器的功耗降低了3．5％，比基于Booth-Wallace Tree的乘法器的功耗降低了8．4％。