直扩系统PN码捕获和跟踪的FPGA实现
2 捕获和跟踪环的各子模块设计
2．1 数字匹配滤波器模块
本文采用的PN码为63位m序列，取数字匹配滤波器的抽头个数和PN码的位数相同，即为63位，在FPGA中就是要用一个63位的存储器。接收数据用一个63位的移位寄存器存储，每一时刻让移位寄存器和存储器的每一位进行相关运算，并将相关值输出。直到输出的相关值大于门限时表示已经产生相关峰值，说明接收信号与本地PN码已经同步在一个码元时长的相位差范围内，并置跟踪信号为高电平，转入捕获进行精确同步。该模块的结构图如图3所示。本文引用地址：http://www.eepw.com.cn/article/190998.htm
2．2 PN码发生器模块
根据PN码时钟利用2位相邻移位寄存器延迟1／2个码片周期，产生三路PN码，本地PN码一路、提前半个周期和延迟半个周期的各一路，共三路PN码。来自数字匹配滤波器模块的输出跟踪信号作为该模块的使能启动信号。
2．3 鉴相器模块
三路PN码与接收信号进行相关运算，中间一路PN码与接收信号相关运算后产生解扩信号并输出；早迟两路PN码与接收信号相关后产生相关值并进行比较，用于控制PN码时钟信号。若早路PN码与接收信号相关值大，则表示本地PN码较接收信号相位提前，需控制PN码时钟信号滞后；若迟路PN码与接收信号相关值较大，则表示本地PN码较接收信号相位落后，需控制PN码时钟信号提前。若连续几个PN码周期相关值都小于设定的门限时，表示PN码失步，需要重新转入捕获阶段。来自数字匹配滤波器模块的输出跟踪信号作为该模块的使能启动信号。
2．4 码时钟发生模块
根据鉴相器的结果滞后或者提前PN码时钟周期，并输出至PN码发生器，用于调整PN码的相位，每次改变1／8个PN码时钟周期。图4示出了该模块的结构图，reset是系统复位信号，高电平有效；cyclk是时钟输入端，时钟频率是PN码频率的8倍；内部设置加法器，记满8则清零；如果没有调整信息，则计数器正常加1；e_clk为超前指示，高电平有效，当e_clk有效时，计数器停止加法，则pnclk滞后1／8个PN码元；l_clk为滞后指示，高电平有效，l_clk为高电平时，计数器在cyclk上升沿加2，则控制pnclk提前1／8个PN码元。
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