基于FPGA的SDX总线与Wishbone总线接口设计

1～3位：同步字头(SYN)，前1．5位为101，后1．5位为000时标识指令字或状态字。
4～13位：10 bit从站的地址(RA[9：0])。
14～18位：状态代码，表示响应模块的通信状态。
19位：状态字识别位(S)，当有效字为状态字时，该位为“1”。
20位：奇偶校验位(P)，该字的奇偶校验位，奇校验有效。

注释1，只有满足下列判据才认为传输中不存在错误：(1)“字有效”，这是指都以有效的同步字头开始，并且除去同步字头之外其余的都是有效的双相码，有效信息是16位，奇偶校验位一位，且奇校验。(2)“消息有效”，这是指在一次传输中，如果存在一个数据块，那么在指令字与数据字之间，在数据字与数据字之间，消息是连续的，不存在任何“断裂”的情况。(3)“指令有效”，这是指在指令字和数据字各场中不存在非法数据，同时发出的数据块长度应与设置长度相等。如果以上3个判据中有任何一个得不到满足，则消息错误位置位。
注释2，由于广播消息格式要求禁止从站发回状态字，为了解上一个广播指令是否已被从站有效接收，可使用专门的命令类型让某个从站发回状态字，如此位置成“1”，而且忙位置成“0”，即说明上一个指令的确是广播指令，已被该从站有效接收。

2 Wishbone总线协议
Wishbone总线是一种内部总线协议。它可以将片内的各部分以及IP核等连接在一起，用来标准化各个独立部分的接口，以更加方便地架构SOC(Syctem-on-Chip)系统。其特点是结构简单、灵活，只需要少量的逻辑门即可实现，同时完全免费、公开。
Wishbone总线规范中，使用Master／Slave结构实现灵活的系统设计，Master／Slave有4种互连方式，分别为点对点、数据流、共享总线和交叉互连。且Master和Slave之间使用握手协议，当准备好数据传输时，Master使STB_O有效，且一直保持到Slave的响应信号ACK_O，ERR_O，或RTY_O之一有效。Master在每个时钟的上升沿对响应信号采样，若该信号有效，则置低STB_O，如图5所示。

2．1 Wishbone总线基本传输周期
Wishbone总线支持完整的普通数据传输协议，包括单个读写周期、块读写周期等。数据总线宽度为8～64位，地址总线宽度最高可达64位。Wishbone数据总线和地址总线分离，在传输上，保持一个地址、一个数据的传输结构。以下为Wishbone总线单次读、写时序图。图6为单次读周期时序，图7为单次写周期时序。