基于DSP+FPGA汽车防撞报警设备高速数据采集

2.1.2 前端差分电路

为了消除偶次谐波分量，抑制共模噪声源，起到系统抗干扰的效果，本系统的AD转换电路采用差分输入的形式，而信号经过放大电路后得到的是单端信号，所以，必须要将前端的输入单端信号转化为差分信号。本设计选用了ADI公司生产的AD8620驱动芯片构成差分驱动电路，其具体电路设计如图4所示。

2.2 AD转化电路

在数据采集系统中AD是比较重要的环节，主要完成对激光回波信号的采集工作，而采样时钟信号可以由FPGA电路内部的时钟模块来提供。ADI公司的AD9481，可以采用差分输入，采样率达到250 MSPS，并且采用250 M的PECL标准的时钟信号，为此在设计中为产生该差分时钟信号，考虑选用MC100LEL16的时钟芯片。AD9481的数字输出属于并行接口，有16位的数据流，对于这么高速的数据与存储会出现竞争冒险，使系统不稳定，因此在设计时AD与FPGA的输出端之间串接了一个100 Ω的电阻，可以消除出现在0～1之间的毛刺与高速数据线之间的干扰，具体的AD硬件原理如图5所示。

2.3 数据处理部分硬件电路

本系统数据处理部分由FPGA和DSP两个部分来完成。根据前一级AD电路的信号输出时序进行VHDL编程，来实现同时对两路AD输出的数字信号的采集，将数据输入到FIFO模块中，然后通过EMIF总线将数据快速传输到DSP里进行相关算法的运算。

2.3.1 FPGA电路

FPGA采用硬件编程实现复杂的逻辑功能，不仅能够对采集到的大批量数据流进行预处理，而且作为整个控制系统的核心部分，提供系统所需的时钟信号，保证数据的有序采集，而且作为数据传输的纽带，保证了AD与DSP进行数据传输。结合采样存储传输等功能FPGA的模块主要分为4个部分：时钟管理模块、A/D控制模块、FIFO缓存模块、与DSP的EMIF接口模块：

1)时钟管理模块，该部分主要是产生系统所需的各模块的时钟信号，本系统采用ISE软件自带的DCM模块来实现。

2)A/D控制器：根据当前选择的采样模式为A/D提供相应的控制信号以使A/D正常工作;并通过AD电路的信号输出时序将AD输出的数字信号进行采集。

3)FIFO缓存模块：主要实现将高速采集到的数据缓存到FIFO中。当缓存满时，FIFO的满标志(full)向DSP申请中断，DSP相应中断后采用DMA传输方式把采样效据读到内存中进行数据实时处理。

4)与DSP的EMIF接口模块：DSP通过EMIF接口与FPGA内部的RAM连接，实现了将FPGA中缓存的数据与DSP进行高速传输的作用。