一种新型高速CMOS全差分运算放大器设计

摘要：设计了一种基于流水线模／数转换系统应用的低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构与一种新型连续时间共模反馈电路相结合以达到高速度及较好的稳定性。设计基于SMIC 0．25μm CMOS标准工艺模型，在Cadencc环境下对电路进行了Spec tre仿真。在2．5 V单电源电压下，驱动0．5 pF负载时，开环增益为71．1 dB，单位增益带宽为303 MHz，相位裕度为52°，转换速率高达368．7 V／μs，建立时间为12．4 ns。
关键词：高速运算放大器；全差分；折叠式共源共栅；共模反馈

随着数／模转换器(DAC)、模／数转换器(ADC)的广泛应用，高速运算放大器作为其核心部件受到越来越广泛的关注和研究。速度和精度是模拟集成电路的2个重要指标，然而速度的提高取决于运放的单位增益带宽及单极点特性并相互制约，而精度则与运放的直流增益密切相关。在实际应用中需要针对运放的特点对这2个指标要进行折衷考虑。

1 运放结构与选择
根据需要，本文设计运算放大器需要在较低的电压下能有大的转换速率、快的建立时间，同时要折衷考虑增益与频率特性及共模抑制比(CMRR)和电源抑制比(PSRR)等性能。
常见的用于主运放设计的结构大致可分3种：两级式(Two Stage)结构、套简式共源共栅(Telescopic Cascode)结构及折叠式共源共栅(Fold Cascode)结构。两级式结构的第1级可提供高的直流增益，而第2级提供大的输出摆幅。但由于第2级电流很大，故使得运放功耗大大增加，同时由于级联而多产生一个非主极点，速度及带宽都有所降低，需进行频率补偿，这样不仅增加的设计复杂度还会大大影响运放的速度；套简式共源共栅结构由于只有2条支路，功耗为三者最低，频率特性最好，但由于需要层叠多级管子，导致输出摆幅很低，在低电压工作下很难正常工作，并且输入输出端不能短接；而折叠式共源共栅结构的各参数特性介于前两者之间，增益基本与套简式共源共栅相同而低于两级运放，虽为4条支路，功耗及频率特性均远好于两级运放，输出摆幅大于套筒式共源共栅结构，输入输出可以短接且输入共模电平更容易选取并可接近电源供给的一端电压。经综合考虑，本设计采用折叠式共源共栅结构作为主运放。

2 主运放分析
2．1 全差分折叠式共源共栅
全差分运放即指输入和输出都是差分信号的运放，其优点为能提供更低的噪声，较大的输出电压摆幅和共模抑制比，可较好地抑制谐波失真的偶数阶项等。虽然NMOS管中载流子迁移率较大，作为输入器件可达到更高的增益，但付出的代价是折叠点上的极点更低而导致相位裕度下降且噪声更大。综合考虑，本设计采用PMOS管为输入管的共源共栅结构。如图1所示，PMOS管M0为偏置电流源，输入管M1，M2将在M0提供的固定偏置电流作用下，将差分输入电压转化为差分电流，经过共源共栅管M5，M6的作用下再产生差分输出电压Vout1与Vout2。而层叠的PMOS对管M7，M8与M9，M10起到了稳定输出电平与提高增益的作用。