基于FPGA的音频处理芯片的设计

3.4.4并串转换输出模块[7] (Parallel2Serial)
?Parallel2Serial将并行信号转化为串行信号

?Parallel2Serial的输入是DataIn(15 downto 0)，DataClk，FrameSync

?Parallel2Serial的输出是DataOut

3.4.5主控制器模块(Main Controller)
·主控制器模块是整个设计的核心，它协调控制着其他各个模块的工作

·主控制器模块是根据操作流程图设计的一个状态机

3.4.6 地址生成模块(AddressGen)
·PhysicalAddress实际上是一个加法器,将VirtualAddress与BaseAddress相加产生读地址

·BaseAddress实际上是一个计数器，IncreaseBase信号控制加1，产生写地址

·MUX选择读地址或者是写地址到DataRAM

4 音频处理芯片的仿真
4.1 仿真波形

4.2 仿真结果
通过程序，对一组输入序列进行了仿真结果比较，所获得的结果如表1所示。

表1：仿真结果比较


通过表1可以看出音频处理芯片达到了预期的设计目标，效果良好。

可以看到，期望值和仿真结果在最后一位会有±1的误差，这是由于我们采用的移位算法将最后一位移出时不进行四舍五入造成的。经过计算，这种误差不会影响FIR的精度。

5 结束语
本文设计的音频处理芯片主要实现FIR滤波器功能，可以满足较为简单的语音信号处理的需要。用POT系数表示方法来表示系统参数，用一个加法器和一个移位寄存器实现乘法器的功能，这样在面积功耗上就有相当大的优势。设计过程是采用自顶向下的设计方法。最终的仿真结果符合预期的要求