PAL一体化摄像机设计
C27，R27，VD6，C23构成自举升压电路，把CXDl267发出的VSUB信号转换为CCD可接受的电压幅值，即SUB信号，它是电子快门控制信 号，通过控制传感器像素表面的电荷积累时间操纵快门。当电子快门关闭时，对于PAL摄像机，CCD电荷累积时间为1／50 s。电子快门则以311步的基本单位覆盖，其范围1／50～1／10 000 s。当电子快门速度增加时，在每个视频场允许的时间内，聚焦在CCD上的光减少，结果将降低
摄像机的灵敏度。
AFE周边电路设计如图4所示。
CXA2096N采用3．3 V供电，其主要作用是对模拟电信号进行采样、保持、放大，封装是24引脚SSOP(Plastic)。CCD送出的模拟信号CCD-OUT，经2SKl875放大后传输给 CXA2096N，经CXA2096N采样、保持、放大后得到DRVOUT信号传输给DSP。CXA2096N是信号进行模数转换前的最后一 个环节，其重要性不言而喻，同样地，CXA2096N也是在DSP时钟发生器的时序驱动信号下完成其一系列工作的。其中最重要的3个信号分别是CCDLEVEL、OFFSET和AGCCONT。
CCDLEVEL是CXA2096N的输出信号，这个信号直接反映了CCD采集到信号的电平大小、变化程度和范围。CCD正常情况下采集到的黑电平信号约2．7 V。
OFFSET是CXA2096N的输出信号，变化范围1．5～3 V，这个信号反映的是一个偏移量，DSP可以通过它改变CXA2096N的采样偏置电压，这一改变直接反应在视频显示处理板中，体现到最终的图像显示效果 上。OFFSET越大，图像整体向明亮的区域变化，反之，则往黑暗的区域变化。因为OFFSET信号使得图像整体偏移变化，用一个形象的比喻，它是一个 “加”的关系，即图像数据整体增加了一个偏置电平。AGCCONT也是CXA2096N的输出信号，变化范围1.5～3 V，这个信号反映的是一个增益量，所有一体化摄像机都有一个来自CCD的信号放大到可以使用水准的视频放大器，其放大量即增益，等效于较高的灵敏度，可使 其在微光下灵敏，然而在亮光照的环境中放大器将过载，使视频信号畸变。为此，需利用一体化摄像机的自动增益控制(AGC)电路去探测视频信号的电平，适时 地开关AGC，从而使摄像机能够在较大的光照范围内工作，即动态范围，在低照度时自动增加摄像机的灵敏度，从而提高图像信号的强度来获得清晰的图像。外部 单片机或DSP可以通过改变CXA2096N的放大增益系数，直接反应在视频显示处理板中，体现到最终的图像显示效果上。AGCCONT越大，图像整体向 明亮的区域变化，反之，则往黑暗的区域变化。因为AGCCONT信号使得图像整体偏移变化，即图像数据整体“乘”增益系数。
CXA2096N的采样需要一个基准电压，否则采样的数据会有偏差，这对将来的视频数据处理影响非常大的。采样校准电压VRT和VRB一定要保证准确，VRT为2．35 V，是采样上限：VRB为1．35 V，是采样下限。同时VRT和VRB输出给A／D转换器，作为其量化的参考电平。
1．2 FPGA图像处理模块
该模块的逻辑结构如图5所示。该模块基于FPGA设计，实现自动聚焦、自动光圈控制、帧率提升、OSD以及SPI通信功能。FPGA采用XILI-NX公司的XC3S250E。内部功能采用自顶向下的层次式设计方法，并用VHDL硬件描述语言实现，最终由ISE 6．0综合生成位流，固化在外部的存储器中。本文引用地址：http://www.eepw.com.cn/article/166316.htm
FPGA将接收的YUV(4：2：2)格式的信号进行格式识别和转换，然后在SDRAM中把连续2场图像缓冲为一帧图像，下一帧图像缓冲在另一片 SDRAM中，形成了连续切换视频双缓冲结构。当其中一片SDRAM输入图像时，另一片在VGA显示控制器的控制下通过输出FIFO以SVGA@60Hz 的点速率输出图像，具体过程如下：
该模块首先对输入信号进行奇偶场识别，奇场扫描的第一行有374个像素，偶场扫描的第一行有748个像素，通过对一场的第一行数据计数判断，可知当前场为 奇场或偶场，然后从下一个奇场开始接收数据。这样确保了相邻两场为一帧完整的图像。此模块为深度748、宽度16 bit的异步FIFO(先进先出)，写地址计数器为0到748的循环计数器，当其计数到300或700时，给主控制器发送读信号，主控制器随后产生 FIFO的读使能信号，使读使能信号在连续的374个读时钟周期内一直有效，即可连续读出374个数据。本设计读时钟频率大于写时钟频率，不会产生数据写 满溢出的现象。
主控制器通过对输入缓冲的读请求信号和输出缓冲的写请求信号处理，实现对2个SDRAM的读、写操作切换。该模块首先完成对SDRAM的初始 化，SDRAM被设置成连续的全页进发模式。然后SDRAM进入正常工作状态，准备接收读、写命令。当SDRAM在空闲状态下，为保持其数据不丢失，必须 对其定时刷新，一般要求64ms内刷新4096次，但是当SDRAM在进行读、写进发时，自动刷新命令会打断读、写，从而造成数据丢失。该设计在64 ms内对SDRAM至少进行4 096次读、写操作，所以可以不必对其刷新。当SDRAM读、写到374时，发出预充命令来停止进发，同时关闭当前行，为下一次读、写作好准备。 SDRAM被设置成进发模式，进发长度为374。
首先时序发生器利用40 MHz的主时钟产生符合VESA标准的行、场同步信号，同时在行、场参考信号都有效，且39行计数器788、19场计数器604时产生输出缓冲的读使能信号。输出模块为深度748、宽度16 bit的异步FIFO。写时钟和读时钟同为40 MHz的主时钟，当读使能有效时，启动读计数器从O到799循环计数。该设计每隔10个数据将前一个数据重复读出，直到输出800个数据。当读计数器计到100或500时，该模块向主控制器模块发写请求命令。在行、场消隐期间，读使能信号无效，所以不会产生读空现象。
经过PWl226视频显示模块进一步滤波，消除行场间闪烁效应，提高画质，并可平滑放大到l 024x768的分辨率，最终输出SVGA或XGA的标准的VGA视频接口信号。
同时FPGA还可以通过内部的SPI模块实现对DSP和CXD4103的寄存器设置，使其正常工作。
1．3 自动聚焦
首先，FPGA通过对图像亮度信号Y的处理来实现自动聚焦功能。选择常用的灰度差分法作为聚焦评价函数，选取中心像素过去的4个像素(左侧、左上侧、右侧、右上侧4个像素)计算差分值。
由于聚焦评价函数需要用中心像素所在行及上一行临近的4个像素，所以需要在FPGA内部使用2个双口RAM做相邻两行数据缓存区，每个双口RAM容量为 800x8 bit。读写选择模块将一帧图像的第l行数据写入RAMl，将第2行数据写入RAM2。在写入RAM2一个时钟周期后，开始读出RAMl和RAM2中的数 据，送到聚焦评价函数算法实现模块，以RAM2中的图像像素为中心像素计算亮度差值绝对值和，当第3行图像数据到来时再次写入RAMl，同样在写入 RAMl一个时钟周期后，读出RAMl和RAM2中的数据并送到聚焦评价函数算法实现模块，同样以RAMl中的像素为中心计算亮度差值绝对值和，如此循 环，得到一场的亮度差值绝对值总和。
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