DRM系统及其测试接收机的设计方案

　　根据数模同插的要求，在设计DRM接收机RF前端时采用了改造现有模拟收音机的方法。整合后的接收机既可以收听模拟信号，又可以完成数字信号的处理，这样就可以适应数模同播的需要。下文主要讨论数字接收机的信号处理过程。

　　测试接收机系统框图如图2所示。接收信号通过模拟收音机前端下变频到中频，将中频信号引出，经过滤波送入AD采样，从而获得中频采样数据。

　　中频采样数据通过正交解调得到基带数据。首先通过码元同步找到OFDM码元的起始位置，然后通过FFT完成OFDM信号的解调，将时域数据变换到频域，并利用频率导频信息计算并校正频率偏差，因为OFDM系统对载波频偏非常敏感，经过频率校正后，频率误差应小于0.01倍子载波间隔。在此基础上，利用时间导频信息找到DRM系统的传输帧起始码元，此后接收机从传输帧起始位置开始进行后续处理。

　　由于短波信道变化复杂，时域及频域的选择性衰落都很强，造成丁接收信号的幅度和相位受到严重干扰，在解高阶QAM映射时会引入较大的误差，框图中的均衡模块用来解决上述问题。DRM系统设计了增益导频，分布在时间一频率域上，利用增益导频的信息进行信道均衡。

　　按图2所示流程，从均衡后的数据中提取FAC单元并将其解码，得到解调SDC的信息;再提取SDC单元，根据FAC的信息解码SDC，得到SDC数据实体;最后提取MSC，根据FACSDC的信息解码MSC。上述单元分别经过解交织、解OAM映射、Viterbi译码、能量解扰等模块的处理后，最后将MSC解复接后的数据进行音频译码或者数据解码。

　　4 DRM测试接收机硬件结构

　　测试接收机基带信号处理部分主要采用ARM与FPGA联合处理的硬件平台实现。ARM处理器可以在不改变硬件结构的情况下，通过下载不同的软件程序实现不同的功能，这样非常有利于不同算法的验证，而且ARM公司可以提供处理器内核，为进一步设计接收机ASIC奠定基础。由于ARM以half-word(16 bits)为最小处理单位，所以用ARM处理器处理比特流信号会造成处理器资源的浪费，为此针对比特流信号的处理采用专用逻辑电路实现，在测试接收机中用FPGA实现。这样，两种处理器的特性可以形成互补，使硬件平台设计比较合理。

　　4.1 模块划分

　　DRM系统设计了多种模式，不同模式的码率是不同的，在正交解调后需要变码率输出;Viterbi译码器也是以比特流为处理单位;考虑到这两个模块的算法特点及数据输出形式，将这两个模块放在FPGA中实现。

　　图2中所示的其他处理模块，特别是同步和均衡模块是接收机的关键模块，其性能好坏直接影响接收效果，并且根据今后现场测试的情况，其算法存在调整的可能性.因此这些模块通过ARM实现。需要对算法进行调整时，只需修改软件程序，重新载入ARM即可，硬件部分无需改动。以实现测试接收机便于对各种算法的性能进行验证和比较的目的。

　　4.2 硬件平台结构

　　测试接收机硬件平台如图3所示。FPGA采用XILINX公司的VirtexⅡXC2V500型芯片;ARM采用三星公司的S3C4510B型ARM7 TDMI芯片;ADC模块采用了AD公司14-bit的AD9243。FPGA与ARM之间通过双口RAM进行数据交互，使用HC245芯片作为地址和数据总线的驱动。

　　A/D采样后的中频数据送入FPGA做正交解调;FPGA将解调后的数据写入双口RAM同时给ARM产生中断信号;ARM响应外部中断，将数据读入、进行后续处理。

　　如图2中的流程，ARM在处理完解交织后，将处理后的数据写入双口RAM，同时向特定的地址写控制字，FPGA检测到控制字后，将数据读入.进行Viterbi译码。FPGA将Viterbi译码结果写入双口RAM，向ARM发出中断信号，ARM响应中断，将数据读入，再进行后续处理。