- 在应用FPGA进行DDS系统设计过程中，选择芯片的运行速度优化和资源利用优化常常是相互矛盾的，从发展趋势和运算要求看，系统速度指标的意义比面积指标更趋重要。基于此，介绍了一种流水线结构来优化传统的相位累加器，在QuartusⅡ开发环境下搭建系统模型、仿真及下载，并采用嵌入式逻辑分析仪分析和验证了实验结果。该系统可以完成多位频率控制字的累加，能够产生正弦波、方波和三角波，具有良好的实时性。
- 关键字：
流水线相位累加器 DDS FPGA
流水线相位累加器介绍
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