为了实现PC机与CPLD的通信，进行了相应的研究。分析了RS-232C通信协议，自定义了数据包传输格式。根据UART模块工作状态多的特点，应用了有限状态机理论进行编程实现。为降低误码率，应用16倍频技术，实现了波特率为9 600 bit／s的串口通信。在Quartus II平台上用VerilogHDL进行编程，并通过了VC编写程序的数据传输的验证。研究成果为工程上PC机与嵌入式系统数据传输的问题提供了一种解决方法。
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有限状态机 数据包 CPLD
在EAST分布式中央定时同步系统中，时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频，并对输入的触发脉冲进行多路任意时间的延迟输出，本设计中采用VHDL语言进行编程，实现了多路时钟分频信号的输出和多路延迟输出，特别是提高了奇数分频和触发延迟的时间精度，最后在QuartusⅡ9．0软件上时设计的波形进行分析，验证了该设计的可行性。
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触发延迟 中央定时同步系统 VHDL
本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率。
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片内振荡器 SoC CPLD
如果仅用一个延迟模块就能同时完成脉冲前后沿的延迟，这样就即节省了电路制作成本又提高了延迟线的延迟精度。本文正是基于这一思想并使用CPLD芯片来实现数字延迟线的设计的。
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数字延迟线 延迟误差 CPLD
本文针对光纤通信传输码型的要求和CMI码的编码原理，介绍了一种以EPM系列7064芯片为硬件平台，以Max+PlusⅡ为软件平台，以VHDL为开发工具，适合于CPLD实现的CMI编码器的设计方案。
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CMI编码 光纤通信 CPLD
要实现不同的编码方式关键是要找到合适的算法，并且要求算法必须简洁亦兼容。笔者在这里主要采用了对比、联合和模块化的设计方法，使每一种编码成为一个独立模块，但又共用同一个或多个时钟。由此，大大节约了程序的存储空间，减少了程序的调试时间。
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仿真波形 编码 VHDL
Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首创的。
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VerilogHDL VHDL Verilog-XL 华清远见
AVS 视频标准中，自适应环路器在实现时存在许多条件运算（如滤波强度的计算、边界阈值和跳转等的计算）及其对于数据的访问比较繁琐，使得滤波器的算法复杂度很高。并且块效应可能会出现在每个8x8 块的边界上。而该滤波器以8x8 块为单位进行滤波，减少对存储器的访问，加快了处理速度，大大节省了算法的硬件实现面积。并且适当增加片上存储空间来缓解外存的压力来提高滤波模块的效率，采用VHDL 语言进行设计、仿真，通过FPGA验证。综合仿真结果表明，该设计占用资源较少。
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AVS 环路滤波 VHDL
智能温室是近年逐步发展起来的一种资源节约型高效农业发展技术,目前国内大多以单片机、通用计算机作为温室系统处理器,由于基于单因子和成本问题,其智能化和效率有待提高。在此通过对目前智能温室控制器的分析研究,提出并设计了一款16位的的单总线专用CPU,且专门针对于智能温室测控系统设计了一个浮点运算器和n个Comparray比较器,并使用VHDL
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VHDL 温室控制系统 浮点运算器 Comparray比较器
分析了I2C串行总线的数据传输机制，用VHDL设计了串行总线控制电路，其中包括微处理器接口电路和I2C总线接口电路。采用ModelSim Plus 6.0 SE软件进行了前仿真和调试,并在Xilinx ISE 7.1i开发环境下进行了综合、后仿真和CPLD器件下载测试。 结果表明实现了I2C串行总线协议的要求。
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I2C总线控制 VHDL 仲裁
以MOS开关、电容器和运算放大器为核心的单片集成器件SCF，以其对截止频率的精确控制，频率响应特性可大范围调节，编程控制简单，有效解决了模拟滤波器的通带调节问题，在滤波电路设计中得到广泛应用。
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SCF 程控滤波电路 CPLD
介绍了采用一种自主研发多功能IP核实现总线全地址响应的设计方案,其可在FPGA中灵活配置,配备外围电路后可以方便实现各种功能.设计采用VHDL硬件描述语言进行编程,采用综合工具ISE Foundation对设计进行综合、优化,在ModelSim - SE 6.1g中进行时序仿真,并且最后在FPGA上实现.
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多功能IP核 VHDL ModelSim
基于FPGA设计了一款通用键盘IP核,该核主要实现对键盘输入信号的计算与存储功能,并在quartusⅡ环境下使用VHDL语言,采用自顶向下设计方式,编辑生成RTL原理图,并做了相关的时序仿真验证。经验证此IP核具有较强的鲁棒性和较高的反应速度,可作为基础输入模块,为其他模块提供有力控制输入与数据支持。
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键盘IP核 VHDL FPGA
本文针对传统的四相移键控(QPSK)的调制解调方式提出一种基于高速硬件描述语言(VHDL)的数字式QPSK调制解调模型。这种新模型便于在目标芯片FPGA/CPLD上实现QPSK调制解调功能。文中介绍了QPSK调制解调的原理,并基于FPGA实现了QPSK调制解调电路。并给出了可编程逻辑器件FPGA的最新一代集成设计环境QuartusⅡ进行系统仿真的仿真结果。
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四相移键控 VHDL 调制解调模型
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