- Altera 公司 (NASDAQ: ALTR) 今天宣布推出业界首款支持 RapidIO® 2.1 规范的知识产权 (IP) 内核。Altera 的串行 RapidIO IP 内核可支持多达四条通道，每条通道速率为 5.0 GBaud，从而满足了无线市场日益增长的带宽和可靠性需求。该 IP 内核专门针对拥有多个嵌入式收发器的 Stratix® IV FPGA 而优化，并得到了Quartus® II 软件 v9.1 的支持。
RapidIO 2.1 规范在许多应用中均可实
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Altera RapidIO FPGA Quartus
- 随着经济情势与市场环境的改变,历经长足发展的可编程逻辑组件(PLD)正凭借着成熟的技术将触角深入量产型的消费及嵌入式市场,并以更加经济的开发成本持续抢占传统ASIC/ASSP市场.
"ASIC/ASSP的商业模式愈来愈难以为继,"爱特(Actel)公司应用工程师陈冠志指出.巨额的芯片制造成本是首先面临的关卡."300mm晶圆厂的成本以惊人的速度增长,在45nm节点约需30亿美元;而到了32nm节点,估计会达到100亿美元."另一方面,全球市场的动荡情况,也
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Altera FPGA 40nm
- 全球可编程逻辑解决方案领导厂商赛灵思公司 (Xilinx, Inc. )日前宣布隆重推出EasyPath™-6 FPGA，该产品为高性能 FPGA 进入量产器件提供了六周内即可实现的总成本最低、风险最小的的解决方案， 在所有FPGA降低成本解决方案中转入量产时间最快。新款 EasyPath FPGA 无最低订购量限制，让客户可根据最终市场需求下订单，且成本较购买等量的 FPGA 低 35%。
此外，虽然大多数成本降低的方案会让设计选项受到限制，迫使客户接受未经优化的部件或封装， 然而
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Xilinx FPGA EasyPath
- 基于FPGA的神经网络实现方法已成为实际实时应用神经网络的一种途径。本文就十多年来基于FPGA的ANN实现作一个系统的总结，例举关键的技术问题，给出详细的数据分析，引用相关的最新研究成果，对不同的实现方法和思想进行讨论分析，并说明存在的问题以及改善方法，强调神经网络FPGA实现的发展方向和潜力及提出自己的想法。另外，还指出基于FPGA实现神经网络存在的瓶颈制约，最后对今后的研究趋势作出估计。
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FPGA 人工神经网络 实现方法
- 为实现目标识别与跟踪的应用目的，在基于TMS320DM642的FIFO基础上扩展存储空间，提出一种基于FPGA实现SDRAM控制器的方法。分析所用SDRAM的特点和工作原理，介绍FPGA中SDRAM控制器的组成和工作流程，给出应用中读SDRAM的时序图。FPGA采用模块化设计，增强SDRAM控制器的通用性，更方便地满足实际需求。
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FPGA FIFO
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神经网络(Neural Networks)是人工神经网络(Ar-tificial Neural Networks)的简称，是当前的研究热点之一。人脑在接受视觉感官传来的大量图像信息后，能迅速做出反应，并能在脑海中重现这些图像信息，这
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FPGA BP神经网络 图像压缩 算法
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航天工程领域中，星地通讯等远距离遥测遥控是嵌入式卫星数管计算机重要功能之一，利用三线制同步串行遥测遥控通道对指令和数据进行收发操作是通信链路的重要环节。
目前许多处理器芯片都已集成了
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接口 设计 控制器 通信 同步 串行 三线 PLD CPLD FPGA
- 设计基于AD7543和FPGA的数／模转换电路，介绍AD7543的主要特点、封装形式、引脚功能和工作原理，设计基于AD7543转换芯片的具体的数／模转换硬件电路，利用Verilog HDL语言描述AD7543的控制时序，并给出具体的Veril-og HDL代码及其仿真结果。实践结果表明，该设计可行，可取代传统的“CPU+专用的数／模转换(D／A)芯片”设计结构，可进一步提高系统的可靠性和抗干扰能力。
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7543 FPGA AD 模
- 在进行图像采集过程中，重点需要解决采集系统的实时性问题。而这里选用的多线阵CCD拼接图像的采集方法势必导致在低级算法阶段会产生极大的数据流，应用一个高速的嵌入式处理模块则能很好地完成图像处理的低级算法部分。在此分析了玻璃缺陷采集处理系统的工作过程，对系统内存控制做了详细的描述，并在FPGA内实现了图像的低级处理，从而使计算机从低级处理的大量数据中解脱出来。
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FPGA 玻璃 缺陷 处理系统
- 为设计一个项目可用的FIR数字带通滤波器，采用Matlab／Simulink软件中DSPBulider强大的算法模块设计工具，结合Altera公司的FPGA开发板实现FIR数字带通滤波器的系统集成、RTL级仿真、综合编译、下载等设计流程，并对正弦信号进行滤波，结果下载到开发板上用示波器观测，达到了预期的滤波效果和目的。基于DSPBuilder完成系统建模，省去了复杂的VHDL编程，还可针对具体模块进行参数设置从而适应不同的滤波需求。该方法实现简单、可靠，还可类推实现其他复杂的嵌入式系统设计。
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FPGA FIR 带通滤波器
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根升余弦成形滤波器是数字信号处理中的重要部件，它能对数字信号进行成形滤波，压缩旁瓣，减少干扰的影响，从而降低误码率。根据文献[1]，它的传统FP-GA实现方式基于乘累加器(Multiplier Add Cell，M
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FPGA 多速率 滤波器
- 该设计利用FPGA的嵌入式软核NiosⅡ处理器，通过嵌入式操作系统μC／OS-Ⅱ，实现了在FPGA内的自相关计算器；利用FPGA强大的并行运算功能和自带存储器实现的“乒乓”RAM，通过软核NiosⅡ输出控制字实时切换调用两个“乒乓”RAM的存储和读取功能，使之同时完成对采集数据的缓冲存储和向乘法器提供计算数据的功能，使芯片的整个数字处理链路连续化。另外，采用多比特进行自相关运算较之于现在天文台使用的1 b量化自相关器，能有效地提高SNR退化比。
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FPGA 嵌入式 比特
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PC／104嵌入式控制PC出现于20世纪80年代末，并于1992年形成IEEEP966．1标准。它一方面继承了PC的所有资源，另一方面又对PC的各个方面做了优化设计，使其与IBM PC完全兼容，并具有体积小，功耗低，工作
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FPGA 104 CAN 通讯板
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众所周知，在二元域、有限域以及复数域都不存在理想的地址码，如m序列、Gold序列以及Walsh码的相关性都不理想，这使得采用传统扩频码的CDMA系统是一个自干扰系统，需要采用联合检测技术、智能天线技术
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FPGA LS码
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