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一种基于FPGA的QC_LDPC码的译码器设计

• 摘要 针对QC_LDPC码的短环对码性能的重要影响，采用了1种围数为8的QC_LDPC码设计。算法首先分别对3个不同的子矩阵进行移位运算，每个子矩阵分别与它们移位后生成的子矩阵共同组合形成1个新的子矩阵，然后再将新生成的3个子矩阵组合成1个矩阵构成基阵，最后将该矩阵转置后用单位矩阵及其移位矩阵随机扩展即可得到所需校验矩阵。根据该校验矩阵的特殊结构，采用分层迭代译码算法，选用Altera公司的Stratix III系列FPGA，实现码率为1/2、码长为3456的正规(3，6)QC_LDPC码译码器的布局布线
• 关键字： FPGA  QC_LDPC