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基于OpenVera构建以太网MAC芯片验证平台

• 引言当芯片的设计规模越来越大，朝向SoC发展时，RTL级功能仿真时间还可以忍受，但门级仿真己经成为不可能继续广泛使用的技术了。对设计进行完备性验证要求有足够的测试向量，随着设计规模的增大，需要的仿真向量也急剧增加。近十年来，芯片的设计规模增大了100倍，仿真向量增加了近10000倍。二者的共同作用使门级仿真所需的时间飞速增长。要找到如此庞大的能够保证验证完备性的仿真向量集也变得不太可能。 另一方面，芯片设计又面临着上市时间的巨大压力，验证的不足直接导致芯片不能通过测试，由此可能造成更大的损失。验证，尤其
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