了解如何使用鉴相鉴频器（PFD）替代普通鉴相器，以扩展锁相环（PLL）的捕获范围。在学习锁相环（PLL）基础原理时，我们通常从鉴相器如何引导环路实现锁定开始讲起。但在实际应用中，许多锁相环电路选用鉴相鉴频器（PFD）而非普通鉴相器。PFD 是一种常用的时序电路，能够同时检测两个输入信号之间的相位差与频率差。正如本文将要介绍的，它比仅检测相位差的电路拥有更宽的捕获范围。鉴相器的捕获范围受限图 1 为基本锁相环结构。图 1 采用鉴相器的基本锁相环结构检测输入（参考）信号与压控振荡器（VCO）输出之间的相位差，
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鉴相鉴频器
PFD
锁相环
PLL
在这篇文章中，我们研究了产生宽带调频信号的两种不同方法。两者都使用晶体振荡器来提供改进的频率稳定性。多年来，已经开发了许多不同的电路来产生FM信号。在之前的文章中，我们了解了如何利用电抗调制器和变容二极管使LC振荡器可调，以直接产生FM。本文解释了变容二极管如何与晶体振荡器一起使用，以创建用于产生直接FM波的压控振荡器（VCO）。在文章的最后，我们将简要解释基于PLL的FM生成方法，该方法也使用晶体振荡器。使用LC振荡器的直接FM生成在我们开始之前，让我们简要回顾一下变容二极管LC振荡器组合。图1显示了如
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晶体振荡器，变容管，PLL，调频生成
智能系统基础设施软件提供商RTI公司近日公布，Connext Drive® 3.1已经达到APISCE CL1标准，在新一代汽车开发过程中足以为OEM提供更高的可靠性和灵活性。基于数据分发服务(DDS™)标准，Connext Drive 提供最高的质量、功能安全性和信息安全性，非常适合用于建构和开发软件定义汽车。RTI公司产品管理总监Niheer Patel指出：“软件标准绝不仅仅是一些功能特性，它必须遵循严格的功能安全性和信息安全性要求，同时足以成为汽车开发与运行的坚实基础。Connext Drive采
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RTI公司
汽车软件
DDS
现在，虽然相位累加器非常精确，但输出受到查找表中条目数量有限的影响：从一个条目转到下一个条目时，输出值会“跳跃”。 这对于低输出频率特别敏感，但也会影响高输出频率，这会在输出频谱中引入不需要的频率。我们将解决这个问题。 为了便于理解，让我们回到 15 位相位累加器。// sine without linear interpolationreg [14:0] phase_acc; // 15bitalways @(posedge clk) phase_acc <= phase
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FPGA
DDS
插值
DDS的第二个技巧是长相位累加器。 它允许来自DDS输出的信号频率非常灵活。我们将通过一个示例了解它是如何工作的。 让我们从这个简单的代码开始。reg [10:0] cnt; // 11bit counteralways @(posedge clk) cnt <= cnt + 11'h1;sine_lookup my_sine(.clk(clk), .addr(cnt), .value(sine_lookup_output));计数器实际上是一个“相位累加器”。 那是因为它每次
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FPGA
DDS
相位累加器
为了生成任意信号，DDS 依赖于两个主要技巧。LUT第一个 DDS 技巧是 LUT（查找表）。 LUT 是一个表格，用于保存我们想要生成的模拟信号的形状。在FPGA中，LUT是作为blockram实现的。 在上图中，我们使用了 512x10 位 LUT，它通常适合一个或两个物理 FPGA 模块。正弦波最常产生的信号形状是正弦波。 它很特别，因为它有两个对称性，可以很容易地利用它们来使 LUT 看起来更大。在正弦波中，第一个对称性是sin（α）=sin（π-α）。假设我们的 “my_DDS_LUT” blo
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FPGA
DDS
LUT
让我们看看FPGA DSS实现是多么容易。DAC接口好的，您的新FPGA板具有快速DAC（数模转换器）模拟输出。 下面是一个运行频率为10MHz的100位DAC的电路板设置。在100MHz频率下，FPGA每10ns向DAC提供一个新的10位值。DAC输出模拟信号，对于周期性信号，奈奎斯特限值表示可以达到高达50MHz的速度。一个简单的DDSDDS 通常用于生成周期性信号。 现在，让我们尝试一些简单的东西并生成一个方波。module SimpleDDS(DAC_clk, DAC_data);input DA
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FPGA
DDS
DAC接口
直接数字频率合成技术 (Direct Digital Synthesis)，简称 DDS，它是一种基于数字电子电路的频率合成技术，用于产生周期性波形，通常应用在一些频率激励 / 波形发生、频率相位调谐和调制、低功耗 RF 通信系统、液体和气体测量；还有接近度、运动和缺陷检测等传感器场合也可以找到 DDS 的身影。总体而言，目前从低频到几百 Mhz 的正弦波、三角波产生，绝大多数都使用了 DDS 芯片。本文将由ADI代理商骏龙科技的工程师Luke Lu引领大家更进一步地了解 DDS。DDS 的核心思想对于一
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DDS
AD9834
电子电路
在涉及射频(RF)的硬件测试中，选择可配置、已校准的可靠信号源是其中最重要的方面之一。本文提供了基于Raspberry Pi的高度集成解决方案，其可用于合成RF信号发生器，输出DC至5.5 GHz的单一频率信号，输出功率范围为0 dBm至-40 dBm。所提出的系统基于直接数字频率合成(DDS)架构，并对其输出功率与频率特性进行了校准，可确保在整个工作频率范围中，输出功率保持在所需功率水平的±0.5 dB以内。简介RF信号发生器，尤其是微波频率的RF信号发生器，以前通常是基于锁相环(PLL)频率合成器1来
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ADI
RF测试
DDS
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 什么是PL
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PLL
简介市场对更高带宽和更高数据速率的需求日益增加，系统频率和调制速率要求不断提高。随着曾经用于军事和国防领域的应用进入消费市场，低功耗变得至关重要。在满足这些要求的同时，还需要保证：不会牺牲电气性能或功能。为了满足这些要求，除了改善进信噪比(SNR)、误码率(BER)和用户熟悉的优质服务外，还必须改善本地振荡器(LO)的相位噪声。 新推出的 ADF5610 是一款集成式锁相环(PLL)和压控振荡器(VCO)，充分体现了ADI致力于解决这些问题最终取得的成果。频率覆盖范围ADF5
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SNR
LO
VCO
LUT
PLL
全球最大的智能机器及应用系统软件框架提供商RTI公司近日宣布，与Indy自动驾驶汽车挑战赛（Indy Autonomous Challenge ，IAC)）携手合作，推进相关技术研发，同时助力汽车行业新一代领先者脱颖而出。Indy自动驾驶汽车挑战赛是一项为期两年、奖金高达150万美元的赛事。RTI公司为全球500多名学生提供软件，支持他们对Dallara IL-15赛车的控制系统进行改造以实现完全自动驾驶。学生们将于2021年10月在全球最大的赛车场——印第安纳波利斯赛车道（Indianapolis Mo
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IAC
DDS
锁相环(PLL)电路是由压控振荡器(VCO)和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用PLL。典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。图1所示为基于PLL的频率合成器框图。VCO生成输出信号。通过PLL将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相器前通过分频器提供可调的VCO分频
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VCO
PLL
RTI公司(Real-Time Innovations) 近日宣布加入百度阿波罗自动驾驶合作伙伴生态系统。RTI公司是最大的智能机器-现实系统互连软件框架提供商。阿波罗是百度公司针对无人驾驶汽车提供的开源全栈软件解决方案。RTI公司将与原始设备制造商、一级供应商、开发者平台和创新企业组成精英团队，共同努力加速阿波罗无人驾驶操作平台及自动驾驶技术的开发和应用。百度公司从2013年开始研发自动驾驶技术，其阿波罗计划已经成为全球规模最大的开源自动驾驶平台。阿波罗拥有强大的全球生态系统，包括全球各地近200家合作
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OEM
IIoT
AVP
DDS
系统管理员一致认为：部署和管理大型分布式系统非常复杂。如果您有数百个应用程序，则很难手动执行所有操作。为了克服这个问题，容器技术已被广泛应用于各种行业的大规模分布式系统中。 容器是打包应用程序及其依存关系的软件部署单元。容器技术对于数据分发服务（Data Distribution Service™）系统可能很有用，尤其是在您拥有大型系统并且需要远程部署、更新和扩展它的情况下。在这方面，RTI公司已经探索Docker和Kubernetes已有相当一段时间了。 作为RTI研究团队内工作的一
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DDS
CNCF
NAT
Teledyne e2v 今日再次拓展旗下的数位类比转换器（DAC）IC 产品。透过其附带的评估平台，工程师可以提早将新的硬体应用于设计专案中。该公司将在近期开始提供第一波的 EV12DD700 双通道 DAC 样本，其运作频率最高可达 Ka 波段。此 DAC 支援波束成形应用，主要用于任务关键性的微波系统。其拥有 25GHz 的输出频宽与仅仅 3dB 的衰减值。在衰减值仅些微高于 3dB 的情况下，频宽可更进一步大幅提升。每一个 DAC 皆内建一系列发展成熟的信号处理功能，包括可程式化的 an
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DAC
DDS
RF
工业物联网（IIoT）互联解决方案提供商RTI公司近日在DistribuTECH 2020国际大展的展览和演示了两个基于数据分发服务（DDS）标准的互操作性解决方案，有效地支持输变电网克服现代化进程中所遇到的挑战。Distributech 2020于1月28日至30日在德克萨斯州圣安东尼奥市举行，是全球领先的年度输电及配电行业大型会展活动。做为一项全球性年度盛事，DistribuTECH汇集了行业思想领袖以及全球公用事业、产品和服务提供商，共同应对电力行业遇到的最严峻挑战。RTI公司在所展示的解决方案旨在
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lloT
DDS
工业物联网(IIoT)互连性解决方案提供商RTI公司近日宣布，聘任新一代微创心脏泵开发商Puzzle Medical Devices公司首席执行官Stuart Kozlick为RTI咨询委员会的最新成员，为RTI公司医疗行业市场运营提供咨询顾问。Stuart Kozlick将以其丰富的行业专业经验，帮助RTI公司捕捉战略发展机遇，扩大在IIoT行业的影响力。作为一名经验丰富的高管，Stuart Kozlick在医疗设备开发、创新和研究方面拥有超过17年的经验，能够非常好地胜任其在RTI公司咨询委员会的职务
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IIoT
DDS
频率合成技术起源于二十世纪30年代，当时所采用的频率合成方法是直接频率合成。它是利用混频、倍频、分频的方法由参考源频率经过加、减、乘、除
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DDS
杂散分析
方法
摘要 光伏汇流箱是光伏发电的重要组成部分，主要用于太阳能光伏组件与直流控制柜间的连接。文中设计的光伏汇流箱主电路以单片机STC12C5A60S2为控制核心，由电流检测电路、温度检测电路、通信电路和电源电路等组成，主
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DDS
AD9852
传感器
电源
系统采用三相半桥拓扑，以STM32F407ZET6单片机为主从控制器，主控制器在dq坐标下进行控制实现三相稳压输出，从控制器采用主从均流控制实现两台三相逆变器的电流分配，采用三相同步锁相环(SRP-PLL)。逆变器单独工作时，输出交流母线电压为24.01 V，频率为49.99 Hz，总谐波畸变率为1.63%，系统整体效率为92.33%，负载调整率为0.12%。逆变器并联工作时，系统实现了两台逆变器输出功率比可调，输出线电流折算值误差最大值为0.06 A，并联工作负载调整率为0.21%。此外，系统具有友好的
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三相逆变器
主从均流
SPF-PLL
201809
PLL(Phase Locked Loop)： 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。锁相环通常由鉴相器(PD)、
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PLL
振荡器
DCDC
功率分析仪在测试时出现的数据跳动、效率异常等现象，很多时候与信号的频率是否准确测量有着很大的关系，本文就对频率测量的重要性进行分析，希望能帮助大家进行更准确的测量。 首先我们来看看为什么频率的测量对其他参数会造成如此大的影响。 同步源的选择 用过功率分析仪的工程师一定会记得，在对仪器进行设置的时候，一个叫“同步源”的设置选项，该选项包括了各个测试通道的电压和电流，工程师可以自主来进行选择。该选项的选择对直流信号测试影响不大，但对交流信号的测试会有很大的影响。原因是因为如果交流信号测量数据的间隔如
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PLL
频率
1 频综布局 单频综布局。通常采取如图形状进行布局：左臂支为参考频率源及锁相环控制电路，右臂支为压控制振荡器(VCO)输出隔离放大电路。中部环状为锁相环(PLL) 乒乓切换式频综布局，又叫音叉式布局：音叉的两臂为对称两个 PLL 频综，臂交汇点为开关切换装置。公共臂为切换后输出放大两路。 多通道收发接收机或者发射机本振电平分配电路布局：对称树状布局。 2 混频器(MIXER)电路布局 混频电路又称上下变频电路，是发射机和超外差式接收机的重要组成部分，是一种典型的频谱搬移电路。对于接收机来讲，
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射频，PLL
如图8.17所示，本实例将用到FPGA内部的PLL资源，输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。
cy4.v模块代码解析 先来看cy4.v模块的
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FPGA
PLL
宽带低误差矢量幅度(EVM)直接变频发射机原理图-本电路为宽带直接变频发射机模拟部分的完整实现方案（模拟基带输入、RF输出）。通过使用锁相环（PLL）和宽带集成电压控制振荡器（VCO），本电路支持500 MHz至4.4 GHz范围内的RF频率。对来自PLL本振（LO）进行谐波滤波，确保提供出色的正交精度、边带抑制和低EVM。
关键字：
VCO
PLL
ADI
变频发射机
利用可编程振荡器增强FPGA应用-可编程时钟振荡器用作FPGA系统的时序参考，可提供一系列优势。其中首要优势是为了实现时钟树优化而进行高分辨率频率选择时所带来的设计灵活性，另一个巨大优势是具有可以减少电磁干扰（EMI）的扩频调制功能。
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DLL
PLL
FPGA
基于单片机与FPGA的直接频率数字合成器的设计方案-本文提出了一种基于单片机的直接频率数字合成器的设计方案。方案采用单片机控制FPGA产生DDS信号输出频率范围为20Hz~20KHz,幅度为0.3V~5V,两路正交信号能够实现0o~359o的相位差，并通过MAX+plusII软件进行仿真验证。仿真结果表明，本方案可达到预定要求，具有较强的实用性。
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频率合成器
DDS
PLL和DLL：都是锁相环，区别在哪里？-一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的家伙。
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锁相环
DLL
PLL
dds-pll介绍
您好，目前还没有人创建词条dds-pll!
欢迎您创建该词条，阐述对dds-pll的理解，并与今后在此搜索dds-pll的朋友们分享。
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