- Synopsys宣布意法半导体在其90nm和65nm 的ASIC设计流程中，应用Design Compiler拓朴绘图技术，缩短了整个设计时间。意法半导体在其ASIC方法集中应用Design Compiler拓朴绘图技术，从而消除了设计的反复(Iteration)，实现了内部设计团队和外部客户整个设计环节工作的顺畅。 在ASIC模式下，设计能否按计划完成，在很多程度上取决于设计收敛完成前，网表在客户与ASIC供应商间反复时间的缩短。Design Compil
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compiler拓朴绘图技术介绍
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