- 介绍了Xilinx FPGA中DCM的结构和相关特性，提出了一种基于Xilinx FPGA的DCM动态重配置的原理方法，并给出了一个具体的实现系统。系统仅通过外部和Xilinx XC4VFX100相连的少数控制线，就可以在输入100 MHz时钟源的条件下，对DCM进行50～300 MHz范围内准确、快速地变频。本设计系统具有接口简单、实时性强、稳定性高等特点，目前已成功应用到某星载系统中。
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DCM配置 时钟源 FPGA
- 要想从一个连续的时钟源选通一个完整的时钟脉冲序列而又不改变脉冲的持续时间和数量，不是一件容易的事情。在大多数情况下，简单的与门会有问题，见图1。
只要异步选通信号E是高电平，时钟脉冲就会通过与门。哪怕丢失或失真一个脉冲都会很关键，那么简单的与门就不合适了—由于时钟和E之间缺少同步，脉冲串中的第一个和最后一个脉冲经常会失真(比正常脉冲短)。
图1：两种选通脉冲串的方法，一种是使用选通信号E和与门(Y输出)，一种是量化器(蓝色)。
本设计实例展示了
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时钟脉冲 时钟源
- 随着嵌入式技术的发展，串行总线技术也被越来越多的应用于各个领域。比如CAN是ControllerAreaNetwork的缩...
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串行总线技术 时钟源 数据源
- 嵌入式微控制器 (MCU)的功耗在当今电池供电应用中正变得越来越举足轻重。大多 MCU 芯片厂商都提供低功耗产 ...
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低功耗 MCU 时钟源
- 器件连接/参考 ADF4351：集成VCO的小数N分频PLL合成器ADCLK948：提供8路LVPECL输出的时钟扇出缓冲器 评估和设计支持 电路评估板 ADF4351评估板(EVAL-ADF4351EB1Z)ADCLK948评估板(ADCLK948/PCBZ) 设计和集成文件 原理
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LVPECL 低抖动 扇出缓冲器 时钟源
- 引言在高加速度环境下，由于石英晶体振荡器本身的机械特性，它在100000g的情况下，自身就有损坏的可能。而硅振荡器启动一致和快速，不像RC电路那样易受到性能欠佳问题的阻扰。标准的硅片制造和组装技术意味着，硅振荡
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加速度 条件下 时钟源
- 了解时钟源
采样时钟的潜在来源很多。通常，选择范围可以缩小至固定和可调频率。适合数据转换器的时钟可参考AN-835[1]和AN-928[2]。这些时钟的共同点是具有一直被关注的两个重要特性：良好的宽带噪声性能和低非谐波杂散。虽然简单地选择任意时钟源很吸引人，但这样会导致性能不佳，尤其要注意宣传低相位噪声的廉价振荡器。最佳做法是在开始设计前测试并测量时钟源的相位噪声，即便制造商声称相位噪声或抖动性能良好。抖动测量时常不一致，使用了针对其他类型系统的方法。这些测量可能不适用于ADC性能，在选择时钟源前应予以
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时钟源 振荡器 201107
- 介绍传统内外频标切换时钟源的工作原理，分析了其缺点。在此基础上，提出一种新的以软件检测环路锁定指示和控制内频标电源的设计方法，使时钟源能完成在不同内外频标作用下的自适应切换。同时给出了自适应式时钟源的软件实现流程以及环路滤波器的设计。实验结果表明，该时钟源不仅具有良好的电性能，且内外频标的自适应切换也很可靠。
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时钟源
- 在所有电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能，如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示。
系统时钟源需要可靠、精确的时序参考，通常所用的就是晶体。本文将比较两种主要的时钟源——晶体振荡器(XO，简称晶振)模块和锁相环(PLL)合成器，并探讨高性能PLL的发展趋势。
图1：安森美半导体提供的
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时钟源 选择 PLL 发展
- 本设计实例说明如何将Linear Technology公司的LTC6903可编程振荡器作为时钟源应用在直接数字合成、数据转换、开关电容滤波、时钟和压控振荡器等电路中。
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时钟源 编程 计算机 并行端口
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