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仿真验证 文章

大幅缩减设计进程 Cadence新设备为硬件仿真验证提速

  • 当前随着国内IC设计产业越来越受关注,短时间内涌现出海量的IC设计初创企业,对这些初创或者正在快速成长的IC设计企业来说,如何尽可能缩短设计进程,加速设计上市时间是一个不可回避的关键点。作为当下几乎已经占据IC设计近60%工作量的仿真与验证环节,如果能够借助先进的工具大幅缩短这个过程所需的时间,那么将为诸多IC设计企业的产品成功增添重要的砝码。 为了更好地提升IC设计客户的仿真与验证效率,三大EDA公司不断更新各自的仿真验证工具,希望尽可能将该环节的时间大幅压缩,其中Cadence选择推出下一代
  • 关键字: Cadence  Palladium Z2  Protium X2  仿真验证  

一种可配置的EDA仿真验证方法

  • 介绍了一种适用于5000逻辑单元以上规模电路的可配置EDA仿真验证方法?它由可配置的测试台生成器自动产生测试台,并管理测试向量的注人和仿真状态的存储
  • 关键字: 仿真验证  EDA  配置  

FPGA系统设计的仿真验证之: FPGA设计仿真验证的原理和方法

  • 严格来讲,FPGA设计验证包括功能与时序仿真和电路验证。仿真是指使用设计软件包对已实现的设计进行完整测试,模拟实际物理环境下的工作情况。
  • 关键字: 仿真验证  ModelSim  FPGA  CompilerII  FoundationSeries  Quartus  

FPGA系统设计的仿真验证之: 功能仿真和时序仿真的区别和实现方法

  • 这里我们使用一个波形发生器作为例子,来说明如何使用Modelsim对Quartus II生成的IP Core和相应的HDL文件进行功能仿真和时序仿真。这个例子里面使用到了由Quartus II生成的一个片上ROM存储单元。这种存储单元和RAM一样,都是基本的FPGA片上存储单元,在以后的设计里面会经常使用到。
  • 关键字: 仿真验证  功能仿真  FPGA  时序仿真  

FPGA系统设计的仿真验证之: 仿真测试文件(Testbench)的设计方法

  • 随着设计量和复杂度的不断增加,数字设计验证变得越来越难,所消耗的成本也越来越高。面对这种挑战,验证工程师必须依靠相应的验证工具和方法才行。对于大型的设计,比如上百万门的设计验证,工程师必须使用一整套规范的验证工具;而对于较小的设计,使用具有HDL testbench的仿真器是一个不错的选择。
  • 关键字: 仿真验证  仿真测试文件  FPGA  Testbench  

高灵敏度的TIA设计及验证

  •   在光信号接收应用中,TIA几乎是必不可少的。光本身为载波,载波上附带光信号,其中光信号可能相当的微弱。比如平均值为1mA的光电流,其信号强度如果只有1μA甚至更少达到nA级情况,如何在比较大的基底电流中提取这个微弱的信号,并且保持比较高的带宽是一个值得研究的课题,而且存在很多的实际应用
  • 关键字: 高灵敏度  TIA  仿真验证  

回看过去10年芯片仿真验证

  •   全球IC设计与10年之前有很大差别,那时EVE公司刚开始设计它的第一个产品。在2000年时半导体业正狂热的进入一个新时代。   回看那时,工艺技术是180纳米及设计晶体管的平均数在2000万个。一个ASIC平均100万门,而大的设计到1000万门及最大的设计在1亿个门。仅只有很少部分设计从功能上采用嵌入式软件。   验证占整个设计周期的70%时间及仅只有在大的CPU或图像芯片设计中才采用仿真emulation。在2000年EVE的仿真系统能够进行60万门的ASIC,几乎己到极限。   到2010
  • 关键字: 芯片设计  ASIC  仿真验证  
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