高速信号、时钟及数据捕捉(05-100)

　　图 2 显示 ADC08D1000 芯片推荐采用的时钟电路。这个电路包含Vari-L 压控振荡器和 LMX2312 锁相环芯片。

 

　　图 2 锁相环及压控振荡器时钟系统

　　锁相环及压控振荡器可以确保 ADC08D1000 芯片在奈奎斯特输入频率的范围内能够符合信噪比 (46dB) 的要求。图 3 的 FFT 波动图显示模/数转换器的动态性能，采用图2电路产生1GSPS 的时钟，对 489MHz 的输入信号采样。

　　数据捕捉

　　所谓高频信号取样 (即1 GSPS 或以上的取样速度) 是指已转换为数字形式的输出数据必须以极高速度储存起来或传送。若要每秒进行千兆次数据转换，必须面对两个大问题：首先是数字元件之间的信号完整性的问题，而另一个是每一时钟周期的数据传送率的问题。

　　为了尽量提高数字输出的信号完整性，高速模/数转换器便采用低电压差分信号传输 (LVDS) 技术。

　　LVDS 信号传输技术的主要优点是只需极低的功率便可支持极高的数据传输率。办法是利用两条电线将信号传送到电路板的任何一角或电缆的另一端。每一导线的电压以相反方向摆动，而且电压摆幅极小 (典型值为 350mV)。若与单端信号传输方式如 CMOS 或 TTL 相比，LVDS 的电压摆幅明显较小。正因为差分电路本身有抗噪音干扰的能力，所以能够使用低电压摆幅。也因为有这个优点，所以上升时间可以缩短，令信号频率可以进一步提高。

　　传送差分信号的电路板信号线路必须有 100 的阻抗，这是 LVDS 标准的规定。连接接收器的差分线路终端必须设有 100 的电阻，以便与线路阻抗保持一致。发送器电路则内置一个 3.5mA 的电流源，在 100 电阻上产生350mV的信号电压，供接收电路检测。

　　数据的高速传送只是问题的一半，解决这个问题之后，还有数据储存的问题，亦即如何将数据储存入存储器，以便进行后期处理。模/数转换器可以通过两条通道提供多路分配数据输出，这个设计的好处是可以利用两个 8 位数据总线，同时输出两个连续的取样，而并非只利用一个 8 位总线，按照取样率的速度传送数据。若采用这个方法，数据传输率会减慢一半速度，但数据的位数则会增加。以 1GSPS 的取样率为例，模/数转换器能以 500MHz 的速率输出已转换的数据。即使速度如此低，大部分离散式或内置的 FPGA 存储器仍然很难保证满足要求。因此，较为理想的方法是采用双倍数据传输率 (DDR) 技术，利用时钟的上升及下降边缘将数据传送至输出端。此外，若利用 DDR 技术传送数据，速度保持不变，而时钟频率则会减慢一半至 250MHz。这是较为容易控制的频率，而且属于 CMOS 存储器电路的操作频率范围内。有关数据必须先在 FPGA 的输入端加上对中间数据锁存，才可存入存储器之内。第一个锁存必须利用同相位的数据时钟定时，而第二个锁存则必须利用 180 异相的信号或反向数据时钟定时 (参看图5)。

 

　　图 3 取样率为 1 GSPS 时的 489MHz 正弦波 FFT 波动图