新闻中心

EEPW首页 > 模拟技术 > 设计应用 > 高速信号、时钟及数据捕捉(05-100)

高速信号、时钟及数据捕捉(05-100)

——
作者:Ian King, 美国国家半导体公司应用技术工程师时间:2009-02-20来源:电子产品世界收藏
 

 

本文引用地址:http://www.eepw.com.cn/article/91444.htm

  图4 典型的 LVDS 电路图

  

 

 

  图5 FPGA 数据捕捉结构

  为了简化这个定时上的规定,FPGA 都设有数字管理电路。基本上,这些管理电路都属于锁相环路 (PPL) 或延迟锁定环路 (DLL),其优点是可以容许由内部产生信号,并确保所有时钟信号的相位都按照输入时钟锁定,其分接头的相位延迟分别为 0、90、180 及 270。这种时钟管理技术的优点是可以提供准确的 180 位移时钟,使 DDR 定时电路可以顺畅地执行其正常功能,以便 FPGA 存储器可以捕捉与下降边缘同步的输入信号,然后利用数据闩锁将输入数据妥善保存。锁定后的输入数据可以再传送往先进先出存储器或数据块 RAM,以便系统微控制器可以轻易以远比先前慢的速度检索有关数据,然后才作进一步的处理。

  结语

  系统设计工程师若要设计一个完善的超高速数据转换系统,需要面对很多挑战。这类转换系统是真真正正的混合信号系统,我们必须小心考量所有子电路的优缺点,才可确保模/数转换器能够充分发挥其强劲性能。工程师只要采用现成的元件,便能以极低的成本组建符合低抖动要求的定时系统。此外,目前市场上提供的 FPGA 芯片都可为必须全面符合 LVDS 规定而又需要加设时钟管理电路的系统提供支持。■


上一页 1 2 3 下一页

评论


相关推荐

技术专区

关闭