信号在PCB走线中传输时延
从上面的仿真测试可以看出，不同绕线方式对信号时延影响还是比较大的，为了减小由于绕线带来的时延的影响，可以考虑以下几点：
本文引用地址：http://www.eepw.com.cn/article/275997.htm1，在PCB设计时候尽量减少不必要的绕线，比如串行信号差分对和差分对之间没有必要做等长。
2，增大绕线间间距，尽量满足单根绕线间距大于5H(H为线到最近参考面的距离)，差分绕线大于3H(H为线到最近参考面的距离)。
3，减小绕线间平行走线长度。
4.小结
在PCB设计时候要将等长的设计观念逐步向等时设计转变，在对时序或者等长要求高的设计尤其需要注意串扰，绕线方式，不同层走线，过孔时延等方面对时序的影响。丰富的SI(信号完整性)知识和正确的仿真方法可以帮助设计去评估PCB板上的传输时延，从而提高设计的质量。
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