DDS调频信号发生器的FPGA电路设计

图2给出了DDS调制信号发生器核心单元的FPGA电路设计图。其设计方案采用ALTERA公司的Cyclone系列EP1C6T144C6芯片，加法器为12位，调制信号

波形存储器为4096×12BIT，载波信号波形存储器为4096×12BIT，系统时钟为80MHz；设计性能参数：载波频率可达10MHz（为确保波形不失真，一周期至少取8点），调制频率范围0~100K，调频深度0~10。外部电路输入有调制信号频率控制字Kh[11..0]，载波信号频率控制字Kc[11..0]，频偏控制字Kx[11..0]，调制信号系统时钟TZCLK，载波信号系统时钟ZBCLK。Kh[11..0]经累加器A输出累加相位ADDA[11..0]作为调制信号查找表的地址，波形数据Qa[11..0]和Kx[11..0]和Kc[11..0]经过数值变换后输出调频控制字K[11..0]。K[11..0]经累加器B输出累加相位ADDB[11..0]作为调频信号查找表的地址，波形数据Qb[11..0]经外部DAC转换和低通滤波得到调频信号波形。其中，在两个累加器后相连的DFF缓冲器有助于消除毛刺的影响，进一步确保系统的稳定性和可靠性。

　　4 仿真及实验

取载波系统时标频率1MHz，调制信号系统时标频率100KHz，相位累加器位数8位，两个波形存储器地址位数和数据位数都为8位。用QUERTUS Ⅱ 3.0 仿真，见图3；

　　 图3 DDS调频波仿真图（QUERTUS II）

用matlab 6.5仿真见图4；

　　用AEDK-EDA实验箱下载（其FPAG芯片为EPF10K10TC144-4），D/A转换及单极性输出电路用ispPAC20芯片实现，通过Tektronix TDS3054B示波器观察波形，结果见图5。其中D/A位数为8，测量范围-4-+4V，载波信号峰值1.414V，由图4和图5频率调制解调波形数据可得载波频率为14.2kHz，误差-3.06％；调制频偏为480Hz,误差-1.69％；调制度为M＝10.21％，误差2.1％,调制频率为4.82kHz，误差-1.23％。从实验结果可以看出本文提供的设计理论及设计电路的不但正确、可行，并具有良好的性能参数。所有设计、仿真及实验结果的一致，为DDS调频信号发生器FPGA实现提供了优良的设计方案。

　　图4 DDS调频波仿真图（matlab）

　　图5 DDS调频波实验结果图 　

　　5 总结

用FPGA实现DDS调频信号电路较采用专用DDS芯片更为灵活，只要改变FPGA中ROM内的数据和控制参数，DDS就可以产生任意调制波形，且分辨率高，具有相当大的灵活性。相比之下，DDS的功能完全取决于设计需求，可以复杂也可以简单，而且FPGA芯片还支持在系统现场升级。另外，将DDS设计嵌入到FPGA芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。所以采用FPGA来设计DDS系统具有很高的性价比。