基于VHDL的多功能可变模计数器设计方案

　　值得注意的是，这里所设计的多功能可变模计数器具有如下特点：

　　(1)该设计的多功能可变模计数器具有多个功能控制端。因此各个控制端的优先权顺序就成为设计的关键，经过理论分析和仿真调试，最终确认的优先权顺序为：clr(清零)→clk(时钟触发)→s(置数)→en(使能)→updn(计数方向)。这个优先权顺序可以有效地保证各个功能的完整实现，以及技术器的稳定运行。

　　(2)为了防止出现计数失控，大多数计数器采用给计数器增加一个复位控制端的办法，当发现计数输出q发生了计数失控时，通过复位控制端将计数器复位来排除计数失控。这种方法虽然有效，但是每次出现计数失控都要手动控制复位，给实际使用带来了不便。该设计的多功能可变模计数器中，将当前的计数输出q与当前的计数最大值m_temp进行比较，如果q比m_temp大，则强制将m＿temp赋给q，这样就可以自动避免计数失控，不必再增加手动的复位控制端。

　　3 仿真结果分析

　　该多功能可变模计数器在QuartusⅡ开发环境下进行了仿真验证，功能仿真波形如图4所示，时序仿真波形如图5所示。

　　仿真结果分析如下：

　　(1)clk为时钟信号，由时钟信号的上升沿触发计数；

　　(2)m为模值输入端，当其变化时，计数容量相应发生变化；

　　(3)clr为清零控制端，当其为高电平时清零；

　　(4)s为置数控制端，当其为高电平时将置数输入端d的数据加载到输出端q；

　　(5)en为使能控制端，当其为高电平时正常计数，当其为低电平时暂停计数；

　　(6)updn为计数方向控制端，当其为高电平时计数器加法计数，当其为低电平时计数器减法计数。

　　4 结 语

　　这里所设计的多功能可变模计数器在QuartusⅡ开发环境下进行了仿真验证后，下载到湖北众友科技实业股份有限公司的ZY11EDA13BE实验箱中进行了硬件验证。该实验箱使用ACEX1K系列EP1K30QC208芯片作为核心芯片．实验证明设计正确，功能完整，运行稳定。另外，该设计的多功能可变模计数器可根据需要将模值的最大值由99进一步扩展，获得更高的计数模值。