用EDA设计全数字三相昌闸管触发器IP软核

　　2.2 IP软核设计思路

　　采用层次化的设汁思想，将模块分为顶层模块和子模块，各模块均使用VHDL语言进行设计。顶层模块(Trigger)决定整个设计的输入／输出接口和各个子模块的连接关系。设计思路为：移相角的输入由并行的16位数据线输入，并保存在移相角寄存器中；A、B、C三相输入作为移相触发输出的基准，根据移相角寄存器中的延时值对相应晶闸管的触发脉冲进行延时；触发脉冲由VTl～VT6输出，CLK是时钟输入，SOUT是周期为3．3ms的同步输出。共有4个子模块s_pulse、ph_adp、delayer和word。

　　s_pulse模块将A、B、C_三相输入通过D触发器实现时钟同步，由TAF_EN信号输入作为移相角的更新使能。当TAF_EN为1时，用并行的l6位数据口D0～D15的数据更新移相角寄存器中的数值。

　　ph_adp模块根据A、B、C三相输入完成相序的判断。相序的判断基于以下算法；当A相(U-V)的上升沿到来时，如果A、B、C三相输入的电平为101，则为正相序(U、V、W)输入；如果A、B、C三相输入的电平为110，则为负相序(U、W、V)输入。模块输出信号ps、ns分别作为正、负相序的标志。

　　delayer模块产生宽度为O．8 ms的触发脉冲。触发脉冲的产生分别以三相输入的上升、下降沿为基准，根据移相角寄存器中的值，由CLK触发的计数器完成6个触发脉冲的延时。例如：以同步输入A相的上升沿为基准，由CLK触发计数器开始计数，当计数值达到移相角寄存器中的值后，送出一个宽度为0．8 ms的触发脉冲VTl；三相输入的上升、下降沿分别采用各自的计数器。

　　word模块完成触发脉冲的调制。调制频率为10 kHz，使得每个触发脉冲内有8个子脉冲，通过脉冲变压器对6个晶闸管的门极控制，并根据相序标志ps、ns以正确的顺序送出触发脉冲。

　　正相序时的触发脉冲顺序为：VTl→VT2→VT3→VT4→VT5→VT6→VTl。

　　负相序时的触发脉冲顺序为：VT6→V15→VT4→VT3→VT2→VT1→VT6。

　　2．3 IP软核设计实现

　　本设计中，IP软核由VHDL语言编写实现，使用synplicity公司的Synplify Pro完成编译和综合。综合以后的RTL级系统框图如图4所示。

　　可以根据具体系统所用的不同器件进行综合，再使用不同器件厂商的布局布线工具产生编程文件，然后下载到具体器什中，就完成了该IP软核的应用实现。

　　3 IP软核的仿真及验证

　　为了验证该IP软核的逻辑功能，需要对其进行功能仿真。编写testbench，在仿真软件Modelsim中对顶层模块进行功能模块。使用testbench可以对所设计的功能模块进行灵活的仿真，以检验IP软核在正、负相序输入以及各种移相角时的输出是否正确。图5和图6分别为正、负相序输入时移相角为120°的仿真波形。

　　由仿真结果可以看出，该IP核的逻辑功能正确。用QuARTUSII进行编译后，下载到Altera公司的新一代CPLDMAXII系列的EPMl270中，能够实现精确的移相以及相序自适应。

　　4 结论

　　按照IP软核的设计流程，完成了全数字二二相晶闸管移相触发器的设计。该方法解决了不同移相范围触发脉冲输出的问题，并实现了相序自适应，为三相晶闸管移相触发电路的应用提供了有效的可复用设计手段，使得整个控制系统的设计得以简化。该IP软核的设计已成功应用于基于TMS320LF2407A的直流电机调速系统中。