可编程能力在新一代安全设备中的重要性

数据包编辑：安全处理涉及在完成解析、包头查找和过滤之后将修改后的加密或解密数据包发送到出站端口。传出流量包括修改后的新包头、更新后的数据包字段、认证包头以及纠错字段。部分常见数据包处理需求包括：

●   更改 L2/L3 包头 (MAC/VLAN/IPv4/IPv6)

●   创建与更新安全 (MACSec/IPSec) 包头

●   更新 IP 包头校验和

●   更新 TCP 校验和

●   更新以太网 CRC

●   更新认证字段

图7  显示了用于 MACSec 和 IPSec 的数据包编辑/修改操作。在通过出站端口发送数据包之前，可能需要对包头字段进行多次修改，这包括校验和与 CRC 的计算与插入。除了标准包头，数据包通常还包括专用包头，而且也可能需要采用不同的协议包头（VXLAN、IP in IP、GRE 等）对数据包进行封装与解封。赛灵思可编程器件能够在线路速率下以最大灵活性实现数据包修改。

图7 MACSec 与 IPSec 数据包重写

此外，赛灵思器件还提供 P4 可编程能力，因此也可以采用 P4 实现数据包重写操作。与 RTL 实现方案相比，P4 逆解析器功能能够进一步简化包头的创建与插入。为在赛灵思器件上以线路速率运行，可以使用赛灵思 P4 编译器合成 P4 编辑器代码。

对于应用层安全实现，对数据包重写操作的需求更加复杂。例如，如果 TCP 数据包在 FPGA 内终止，则会话追踪与封装/解封需求会比 IPSec 或 MACSec 数据包修改需求需要更多的逻辑与存储器资源。

此外，数据包修改任务也可以在软件（运行 CPU 核心）中执行，但是高端安全设备所需的吞吐量无法通过软件实现方案满足线路速率操作。在可编程硬件中执行数据包处理操作的另一个关键优势是可以节省大量的 CPU 资源（CPU 核心），节省下来的资源可以分配给软件中运行的实际应用。

FPGA 中的应用级安全处理

FPGA 是新一代防火墙内联安全处理的理想选择，这是因为采用 FPGA 可以成功满足对更高性能、灵活性和低时延操作的需求。此外，FPGA 还可以实现应用级安全功能，从而进一步节省计算资源并提高性能。

FPGA 中有关应用安全处理的常见示例包括：

●   TTCP 卸载引擎

●   正则表达式匹配

●   非对称加密 (PKI) 处理

●   TLS 处理

由于众多用户空间应用采用 TCP 作为客户端或服务器模式下的通信协议，并且 TCP 是客户端与服务器之间的安全 (TLS/SSL) 连接基本块，因此 TCP 卸载引擎 (TOE) 是用于内联 FPGA 处理的重要卸载块。企业防火墙通常同时终止大量 TCP 连接，这将消耗大量的 CPU 周期与存储器。为了实现应用级安全处理，可能需要采用拥有大量核心的昂贵的高端 CPU 来终止众多 TCP/UDP 连接。FPGA 中的 TCP 处理实现方案通过节省众多实现 TOE 所需的内核，能够显著节约成本和功耗。

图 8 显示了安全设备中由 FPGA 辅助完成数据包处理的示例。由于进入防火墙网络接口的数据包可能属于众多不同的应用，因此追踪与多个应用关联的数据包，并将其发送到正确应用或者在正确应用进行接收是一种需要占用大量存储器的状态化操作。此外，上述关联还需要对 TCP 段进进行重新排序、分段和重组。虽然仍然可以采用 CPU 处理协议消息的新连接请求与认证，但是 FPGA 可以追踪活动会话并且根据会话 ID 将数据包分配给相关应用。

图8 采用 FPGA进行应用级状态处理

FPGA 中的 TLS 卸载/处理

FPGA 的 TLS 处理功能是 TCP 卸载引擎的扩展，其中  TCP 有效载荷的加密与解密在 FPGA 中执行。TSL 会话的发起与认证在软件中执行（CPU）。在建立安全连接时，由 FPGA 执行后续的 TLS 记录处理。

图 9 显示了在赛灵思器件中作为 CPU 卸载的完整内联 SSL 处理功能的组件。赛灵思器件可以实现整个逻辑，以处理  100G 以太网接口数据包。它可以识别 TCP 与 TLS 流，并且相应地将数据包引导到相关 CPU 或者采用可编程资源进行处理。

图9 FPGA 中的 TLS 卸载

FPGA 中的正则表达式 (Regex)

正则表达式 (regex) 涉及流量的有效载荷数据中字符串或特殊字符的匹配。它广泛应用于 DPI、IPS/IDS、DLP 和 DDoS 防护。Regex 匹配通常是在软件中执行，其采用专用软件库。由于 regex 搜索需要针对众多规则对有效载荷进行匹配，因此纯软件 regex 处理给新一代安全设备带来了性能与时延挑战。

图 10 说明了采用赛灵思器件的 100Gb/s 内联 regex 处理。在此 regex 加速处理模型中，Perl 兼容正则表达式 (PCRE) 或 Snort 规则首先在软件编译器中进行编译，然后通过 PCI 接口发送到与 CPU 连接的 FPGA，作为二进制字符串匹配规则条目保存到 FPGA 的内部 SRAM 或DRAM（HBM 或 DDR）存储器。FPGA 会在内部 SRAM 或 DRAM （片上 HBM 或外部 DDR）中填充大量 regex 规则/条目（转换成二进制的特殊字符与字的组合）。regex 处理的内联加速与软件相比可以显著提高性能（10-30 倍）。

图10 FPGA 中的 Regex 匹配

基于 FPGA 的安全设备中的机器学习 (ML)

在新一代安全设备中，基于 ML 的流量分析与恶意软件检测是关键应用之一。ML 模型将会被部署用于通过分析加密数据中的特定模式而实现的加密流量检测。在高端安全设备中，则需要采用 ML 模型处理海量实时数据，以便预测异常，因此采用加速器实现 ML 模型将给高吞吐量与低时延恶意软件预测带来巨大优势。防火墙已经开始在软件中部署用于异常检测的 ML 模型。在新一代设备中，赛灵思可编程器件将会通过将 ML 模型卸载到可编程逻辑而提供显著提高的预测速度。

此类基于 FPGA 的 ML 模型包括：

●   随机树（随机森林）

●   深度神经网络 (DNN)

o   多层感知机 (MLP) 或卷积神经网络 (CNN)

推断模型的选择取决于多种因素，如：准确性、输入模式改变频率、训练需求、FPGA 资源利用率等。

赛灵思 ML 解决方案包括支持大多数常用 ML 框架的软件库与工具。这些模型可以高效映射到赛灵思可编程器件以及 Versal ACAP 所提供的 AI 引擎中的查找表 (LUT)、DSP 与 SRAM/DRAM 存储器。

针对 FPGA 中安全分析功能实现 ML 模型的另一个优势是恶意软件预测所需要的内联流量/数据包处理可以在同一个 FPGA 中执行。在 ML 模型的内联实现方案中，将网络接口连接到同一个 FPGA 可以节省从 CPU 向 ML 模型发送数据所需的 PCIe® 带宽。

图 11 显示了 ML 模型在 200Gb/s 防火墙中的应用。TLS 处理器具有 TSL 解析器以及 IP 数据报中 TLS 参数提取功能。随后，这些参数反馈给 ML<5018/> 处理器，以便查找和调节 ML 模型的系数。根据相关系数，模型可以预测 TSL 流量的善意与恶意签名。

图11 安全设备中的 ML 模型

采用 FPGA 的新一代安全技术

后量子加密

众多现有的非对称算法容易受到量子计算机的破坏。对量子计算安全加密算法的研究和实现已经起步，而已经有学术论文介绍了如何采用 FPGA 实现此类算法。RSA-2K、RSA-4K、ECC-256、DH 和 ECCDH 等非对称安全算法受到量子计算技术的影响最大。目前正在探讨新的非对称算法实现方案和 NIST 标准化。

目前提议的后量子加密（PQC）包括针对以下方面的环上误差学习 (R- LWE) 算法：

●   公共密钥加密 (PKC)

●   数字签名

●   密钥创建

提议的公共密钥加密的实现方案包括某些众所周知的数学运算（TRNG、高斯噪声采样器、多项式加法、二进制多项式定标器除法、乘法等）。用于众多此类算法的 FPGA IP 已经面世或者可以采用 FPGA 构建块高效实现，如：现有的和新一代赛灵思器件中的 DSP 与 AI 引擎。

安全访问服务边缘 (SASE)

安全访问服务边缘 (SASE) 是新兴的新一代企业安全技术，旨在满足企业的动态安全访问需求。SASE 的早期定义在企业边缘集成自适应网络与安全需求，其中包括 SD-WAN、软件与物理防火墙以及网络安全网关。SASE 需要采用动态安全策略更新来提供对联网应用的不间断安全访问。

采用 FPGA 在硬件中实现 SASE 刚刚起步，不过，由于 FPGA 具有全面的可编程能力，因此它们仍然能够通过 L2/L3/L4 加密技术和上述其他技术在流量处理以及动态安全连接流水线的提供方面起到重要作用。

用于安全设备的赛灵思工具与 IP

赛灵思器件具有高性能可编程资源以及业界一流的工具与 IP，是设计和实现网络流量安全处理的理想选择。它们可以提供最高数据与信号处理能力，以及最新的多速率高吞吐能力。SerDes 用于符合最新接口标准的设计，其中包括 1G-400G 以太网、600G Interlaken 以及高达 400G PCIe 吞吐量。此外，赛灵思器件还提供注册裸片间路由线路，可支持高达 600MHz 可编程逻辑运算。

除了基本的高性能设计资源，赛灵思还提供用于安全处理的多种设计 IP。这些可编程 IP 包括 MAC 接口、用于向/从主机传输数据的高速 DMA、用于流量分类与路由的搜索 IP（BCAM、TCAM 与 STCAM）以及使用 AES-GCM 密码进行批量加密的片上 HBM 和/或 DDR 存储器接口与软加密引擎 (SCE)。

此外，赛灵思还拥有合作伙伴生态系统，其可以提供采用多种密码协议的批量加密端到端解决方案，以及使用大多数常见密钥交换（ECCDH、RSA-2K、RSA-4K 等）进行非对称加密的 IP。除了来自合作伙伴的基础级标准加密 IP 之外，赛灵思目前还在与合作伙伴合作实现高级 (L4+) 安全 IP，其中包括：

●   带有大量活动会话的 TCP 卸载引擎

●   内联 SSL 卸载参考设计

●   应用级安全卸载（5G L2 加速）

●   10K+ IPSec 会话数据包处理

赛灵思的最新器件 (Versal™ Premium ACAP)配备有硬化高速加密引擎 (HSC)，可用作加密引擎，实现基于 AES-GCM 协议的高达 400Gb/s 的  MACSec、IPSec 或 SSL 处理。每个 HSC 引擎都能够以 1x400G、2x200G 或 4x100G 通道化模式支持 MACSec、IPSec 和任何其他批量加密需求，每 100G 最多支持 128 个安全关联 (SA)。采用可编程逻辑可以实现其他SA。

总结

由于通信网络（边缘、接入和核心网）正在向具有应用级政策感知功能的更高性能转型，对更高吞吐量的安全处理的需求已经大幅增加。此外，随着接入技术的升级以及 5G 接入技术 (xHaul)、新一代 PON 和有线网络的部署，接入网络的设备数量会以指数方式增长。新一代网络安全设备需要具备 2~4 倍吞吐量，用于 L2 (MACSec) 安全与 L3 (IPSec) 安全处理。此外，新一代网络会更多依赖意图与策略，因此对高吞吐量应用级安全处理（L4-L7 安全）的需求已经显著增加。高吞吐量应用安全实现方案需要高吞吐量数据包处理，以及用于加密需求的大量计算资源。纯软件应用安全实现方案无法满足对性能与时延的期望。对于 5G 低时延应用来说，时延需求更加重要，因此，采用可编程加速器作为内联安全处理器在新一代安全设备中的重要性日益突出。

在新一代防火墙中采用赛灵思器件不仅可以解决吞吐量和时延问题，其他优势还包括助力新技术的实现，如：机器学习 (ML) 模型、安全访问服务边缘 (SASE) 和后量子加密 (PQC)。赛灵思器件可以为面向这些技术的硬件加速提供理想平台，因为仅用软件实现方案无法满足性能需求。赛灵思正在针对现有的和新一代网络安全解决方案不断开发和升级IP、工具、软件以及参考设计。