祖父时代的ADC已成往事：RF采样ADC给系统设计带来诸多好处

　　数据转换器充当现实模拟世界与数字世界之间的桥梁已有数十年的历史。从占用多个机架空间并消耗大量电能(例如DATRAC 11位50kSPS真空管ADC的功耗为500W)的分立元件起步，数据转换器现已蜕变为高度集成的单芯片IC。从第一款商用数据转换器诞生以来，对更快数据速率的无止境需求驱动着数据转换器不断向前发展。ADC的最新化身是采样速率达到GHz的RF采样ADC。

　　早先的ADC设计使用的数字电路非常少，主要用于纠错和数字驱动器。新一代GSPS(每秒千兆样本)转换器(也称为RF采样ADC)利用尖端65 nm CMOS技术实现，可以集成许多数字处理功能来增强ADC的性能。这样，数据转换器便从20世纪90年代中期和21世纪早期的大A (模拟)小D (数字)式ADC变身为现在的小A大D式ADC。

　　这并不意味着模拟电路及其性能已衰退，而是说数字电路的数量已大幅增加，与模拟性能互为补充。这些增加的特性使得ADC能够在ADC芯片中快速执行大量数字处理，分担FPGA的一些数字处理负荷。这就为系统设计人员开启了许多其它可能性。现在，采用这些先进的新型GSPS ADC，系统设计人员针对各种各样的平台只需设计一种硬件，然后高效率地利用软件重新配置该硬件，便可适应新的应用。

　　增强的高速数字处理

　　不断缩小的CMOS工艺尺寸和先进的设计架构相结合，意味着ADC终于也能利用数字处理技术来改善性能。该突破是在20世纪90年代早期实现的，自此之后，ADC设计人员再也没有回头。随着硅工艺的改进(从0.5 μm、0.35 μm、0.18 μm到65 nm)，转换速度也得到提高。但是，几何尺寸缩小使得晶体管变小，虽然速度更快(因而带宽更高)，但就模拟设计性能而言，某些特性变得略差，例如Gm (跨导)。以前，这要通过增加更多校正逻辑来补偿。然而，那时的硅仍很昂贵，导致ADC内部的数字电路数量相对较少。图1所示为一个实例的功能框图。

　　图1.集成极少数字纠错逻辑的早期单芯片ADC

　　随着硅技术发展到深亚微米尺寸(如65 nm)，数据转换器除了内核能够跑得更快(1 GSPS或更高)以外，规模经济性还使其可以增加大量数字处理。这是再次审视后发现的一个突破性进展。通常，根据系统性能和成本要求，数字信号处理是由ASIC或FPGA处理。ASIC是专用电路，开发需要耗费大量资金。因此，设计人员通常会让ASIC设计长期运行，以扩大ASIC开发的投资回报。FPGA比ASIC便宜，不需要巨额开发预算。然而，由于FPGA追求支持所有应用，所以其信号处理能力会受到速度和功效的限制。这是可以理解的，因为它具备ASIC所不具备的灵活性和重新配置能力。图2所示为一个具有可配置数字处理模块的RF采样ADC (也称为GSPS ADC)的功能框图。

　　图2. 集成数字处理模块的GSPS ADC

　　新一代GSPS ADC将彻底改变无线电设计，因为其为设计提供了极大的灵活性，下面将讨论其中几点。

　　· 高速数字处理

　　早先的无线电利用模拟混频器和级联数字下变频器(DDC)的混合结构来将信号降频至基带以供处理，这涉及到大量硬件(模拟混频)和电源(模拟域和ASIC/FPGA中的DDC域)。新一代RF采样ADC的出现，使得DDC可以在充斥定制数字逻辑的ADC内部高速运行，这意味着处理的功效要高得多。

　　· 通过JESD204B提供I/O灵活性

　　新一代RF采样ADC不仅具有GSPS采样能力，而且抛弃了过时的LVDS输出，转而采用高速串行接口。新的JEDEC JESD204B规范允许数字输出数据通过CML(电流模式逻辑)以每通道最高12.5 Gbps的高通道速率传输，这就提供了高水平的I/O灵活性。例如，ADC既可在全带宽模式下工作并在多个通道上传输数字数据，也可使用其中一个可用DDC并在一个通道上传输抽取的/经处理的数据，只要输出通道速率低于每通道12.5 Gbps即可。

　　· 可扩展的硬件设计

　　在硬件设计方面，DDC的使用提供了更高的灵活性。系统设计人员现在可以冻结ADC和FPGA的硬件设计，然后只需进行细微的变更，重新配置系统便可适应不同的带宽，只要ADC能够支持。例如，利用所提供的DDC，一个无线电既可设计为全带宽ADC (RF采样ADC)，也可设计为IF采样ADC(中频ADC)。唯一的系统变更将是在RF侧，针对IF ADC可能需要增加极少的混频。绝大部分变更将是在软件中进行，配置ADC以支持新的带宽。不过，ADC + FPGA硬件设计可以基本保持不变。这就形成了一个基准硬件设计，其可以适用于许多平台，软件要求是其唯一变数。

　　更多其他特性

　　深亚微米CMOS工艺带来的高集成度开创了ADC的新时代——越来越多的特性被内置于ADC中。其中包括支持高效AGC (自动增益控制)的快速检测CMOS输出，以及信号监控(如峰值检波器)。所有这些特性都有助于系统设计，减少外部器件，缩短设计时间。

　　通信接收机设计更加灵活

　　一个非常常见的ADC使用案例是通信接收机系统设计。图3所示为较早一代无线电接收机的功能框图。

　　图3. 用于蜂窝无线电的宽带数字接收机

　　GSM无线电接收机的一般规格要求ADC的噪声频谱密度(NSD)至少为153 dBFS/Hz或更佳。众所周知，NSD与ADC的SNR存在如下关系：

　　NSD = SNR + 10 log10 (fs ÷ 2)

　　其中：

　　SNR的单位为dBFS

　　fs = ADC采样速率

　　常规软件无线电设计

　　在宽带无线电应用中，对高达50 MHz的频段同时进行采样和转换并不是罕见的事。为了正确地对50 MHz频段进行数字化，ADC将需要至少5倍的采样带宽，即至少约250 MHz。将这些数值代入上式，ADC达到–153 dBFS/Hz NSD要求所需的SNR约为72 dBFS。

　　图4显示了利用250 MSPS ADC对50 MHz频段有效采样所采用的频率规划。该图还显示了二次和三次谐波频段的位置。

　　图4. 采用250 MSPS ADC的50 MHz宽带无线电的频率规划

　　ADC采样的频率都会落在ADC的第一奈奎斯特(DC –125 MHz)频段。这种现象称为混叠，因此这些频率包括目标频段、折回或混叠到第一奈奎斯特频段的二次和三次谐波，如图5所示，说明如下：

　　图5. 显示在第一奈奎斯特区中的可用频段，含二次和三次谐波

　　除NSD规格外，GSM、LTE和LTE-A等蜂窝通信标准还对SFDR (无杂散动态范围)有其它严格要求。这给前端设计带来了很大压力;对目标频段中的信号进行采样时，前端能够衰减干扰信号。

　　注意，常规无线电前端设计的SFDR规格，即抗混叠滤波器要求很难达到。满足SFDR要求的最佳抗混叠滤波器(AAF)解决方案是采用带通滤波器。通常，此类带通滤波器为五阶或更高阶。一款可以满足此类应用的SNR (或NSD)和SFDR要求的合适ADC是16位250 MSPS模数转换器AD9467，采用AD9467的蜂窝无线电应用前端设计将类似图6所示。

　　图6. 包括放大器、抗混叠滤波器和250 MSPS ADC的前端设计