数字电路(fpga/asic)设计入门之静态时序分析

　　静态时序分析简称STA(Static Timming Analysis)，它提供了一种针对大规模门级电路进行时序验证的有效方法。它指需要更具电路网表的拓扑，就可以检查电路设计中所有路径的时序特性，测试电路的覆盖率理论上可以达到100%，从而保证时序验证的完备性;同时由于不需要测试向量，所以STA验证所需时间远小于门级仿真时间。但是，静态时序分析也有自己的弱点，它无法验证电路功能的正确性，所以这一点必须由RTL级的功能仿真来保证，门级网表功能的正确性可以用门级仿真技术，也可以用后面讲到的形式验证技术。值得注意的是，静态时序分析只能有效地验证同步时序的正确性，对于大部分设计重可能包含地异步电路的时序验证，则必须通过门级仿真来保证其时序的正确性。由此我们可以得出这样子的结论：静态时序分析和门级时序仿真是从不同的侧重点来分析电路以保证电路的时序正确，它们是相辅相成的。

　　Synopsys公司的Prime time时序分析的工具，对设计电路进行以下几种分析：

　　从主要的输入端口到电路中所有触发器

　　从触发器到触发器

　　从触发器到主要输出端口

　　从主要的输出端口到主要的输出端口

　　静态时序分析工具把整个设计电路打散成上述四种类型的时序路径，分析不同路径的时序信息，得到建立时间和保持时间的计算结果。当然还有另外几条路径：如gated clock，DFF复位端的，具体可以参见PrimeTime的手册。

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