基于多数决定逻辑非门的低功耗全加器设计
普通CMOS门电路的功耗主要由动态功耗Pswich、短路功耗Pshort、静态漏电流功耗Pleak三部分组成，见式(1)。如果满足式(2)，则两个管子不能同时导通，除去Pshort，功耗将显著减小。
式中：fcp表示系统时钟脉冲；Vim为节点i的电压变化范围(理想情况下为VDD)；CiL为节点i的等效负载电容；ai为节点i的活动因子；Iisc和IL分别为短路电流和漏电流；P为总功耗。
式中：VthP和VthN分别是PMOS管和CMOS管的开启电压。开启电压指的是绝缘栅场效应管(MOSFET)沟道形成时的电压。
图1中因为电路仅用了两个管子，所以电源电压可减小，相对于电源电压，Pswich将以二次方的速度衰减。只需满足式(2)，除去Pshort。所以其功耗大大小于传统的CMOS门电路。
虽然减小电源电压可以减小功耗，但是会影响电路的输出波形。式(3)、式(4)给出电源电压的减小和开启电压的增大对管子高低电平转换延迟时间的影响。
2 全加器的设计
2．1 全加器的逻辑设计
根据全加器的定义，其真值表如表1所示。其中，A和B为加数和被加数，CI为来自低位的进位；S为和输出，CO为进位输出。根据前面的分析，全加器的进位输出CO可表示为输入A，B，CI的多数决定逻辑，而和输出S则为A，B，CI，
,
五变量的多数决定逻辑，或表示为
，CO1，CO2(其中CO=CO1，=CO2)的多数决定逻辑非。可用逻辑式表示出来：
2．2 全加器的电路设计
根据逻辑式(5)、式(6)，设计电路如图2所示。该设计中，仅用了两个多数决定逻辑非门。只需6个MOSFET即可实现优化的CMOS全加器，用PSpice进行了晶体管级模拟。结果显示，这种新的全加器能正确完成加法器的逻辑功能。图2中，C1=C2=C3=0．05 fF，2C4=C5=C6=C7=2．88 fF。本文引用地址：http://www.eepw.com.cn/article/187763.htm
3 结语
提出一种低功耗的仅用输入电容和CMOS反向器实现的一位全加器电路设计。该电路仅用了6个管子，从而达到降低功耗的目的。较少的管子、工作于极低电源电压以及短路电流的消除是该全加器3个主要特征。
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