- 模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，模块内部5个组成部分：变量声明、数据流语句、底
- 关键字：
VerilogHDL
端口
建模
- Verilog HDL简明教程(part1)-Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
- 关键字：
VerilogHDL
FPGA
- Verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首创的。 Phil Moorby 后来成为 Verilog － XL 的主要设计者和 Cadence 公司（ Cadence Design System ）的第一个合伙人。
- 关键字：
VerilogHDL
VHDL
设计流程
- 本文首先介绍了查表算法和Cordic算法原理,在这两种算法基础上,用Verilog HDL语言对32位定点数的正余弦函数进行了编程设计,结合仿真综合结果,对这两种方法从运算精度,运算速度和占用硬件资源几方面进行了分析.进而采用不经过浮点定点转换,直接在Cordic算法改进的基础上实现32位浮点数的正余弦函数FPGA设计.最后,对这三种实现方法进行了综合评价.
- 关键字：
Cordic算法
VerilogHDL
正余弦函数
- 本文介绍的MIII总线转换板的主要功能是将机载火控设备的MIII总线数据转换成串口数据，以方便实现与PC机的通信，这样，PC机就可读取机载设备数据或发送指令以操作总线设备。
- 关键字：
MIII总线
VerilogHDL
NiosII
- 本实例使用Verilog HDL设计一个可自动转换量程的频率计控制器。在设计过程中，使用了状态机的设计方法，读者可根据综合实例6的流程将本实例的语言设计模块添加到自己的工程中。
- 关键字：
VerilogHDL
频率计控制器
FPGA
- 状态机设计是HDL设计里面的精华，几乎所有的设计里面都或多或少地使用了状态机的思想。状态机，顾名思义，就是一系列状态组成的一个循环机制，这样的结构使得编程人员能够更好地使用HDL语言，同时具有特定风格的状态机也能提高程序的可读性和调试性。
- 关键字：
VerilogHDL
状态机
FPGA
- 用always块设计纯组合逻辑电路时，在生成组合逻辑的always块中，参与赋值的所有信号都必须有明确的值，即在赋值表达式右端参与赋值的信号都必需在always @(敏感电平列表)中列出。
- 关键字：
VerilogHDL
逻辑综合
FPGA
- 由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年，可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集。又由于HDL的可综合性研究近年来非常活跃，可综合子集的国际标准目前尚未最后形成，因此各厂商的综合器所支持的HDL子集也略有所不同。
- 关键字：
VerilogHDL
有限状态机
FSM
- 如果传给任务的变量值和任务完成后接收结果的变量已定义，就可以用一条语句启动任务。任务完成以后控制就传回启动过程。如任务内部有定时控制，则启动的时间可以与控制返回的时间不同。
- 关键字：
VerilogHDL
任务
task
- task和function说明语句分别用来定义任务和函数。利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。输入、输出和总线信号的值可以传入或传出任务和函数。
- 关键字：
VerilogHDL
task
function
- 本节通过Verilog HDL语言编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时。数字跑表的显示可以通过编写数码管显示程序来实现，本实例只给出数字跑表的实现过程。读者还可以通过增加小时的计时功能，实现完整的跑表功能。
- 关键字：
VerilogHDL
计数器
华清远见
数字跑表
- Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首创的。
- 关键字：
VerilogHDL
VHDL
Verilog-XL
华清远见
- 在Verilog HDL语言中，信号有两种赋值方式：非阻塞赋值方式和阻塞赋值方式。块语句通常用来将两条或多条语句组合在一起，使其在格式上看更像一条语句。块语句有两种：一种是begin_end语句，通常用来标识顺序执行的语句，用它来标识的块称为顺序块；另一种是fork_join语句，通常用来标识并行执行的语句。
- 关键字：
VerilogHDL
华清远见
赋值语句
块语句
阻塞赋值
- Verilog HDL中总共有19种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送元素的。在本书中，我们先只介绍4个最基本的数据类型，它们分别是：reg型，wire型，integer型和parameter型。
- 关键字：
VerilogHDL
华清远见
数据类型
运算符
网络类型变量
- Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以用电路的功能描述，也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。
- 关键字：
VerilogHDL
数字逻辑电路
华清远见
- 本实例通过Verilog编程实现在红色飓风II代Xilinx开发板上面实现对键盘、LCD、RS-232等接口或者器件进行控制，将有键盘输入的数据在LCD上面显示出来，或者通过RS-232在PC机上的超级终端上显示出来。
- 关键字：
VerilogHDL
华清远见
- 对于Verilog HDL的初学者，经常会对语法中的几个容易混淆的地方产生困惑。本文列出几个常见问题和解决它们的小窍门。
- 关键字：
VerilogHDL
华清远见
- Verilog HDL基础之：与C语言的区别与联系。C语言很灵活，查错功能强，还可以通过PLI（编程语言接口）编写自己的系统任务直接与硬件仿真器（如Verilog-XL）结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整。
- 关键字：
VerilogHDL
华清远见
C语言
- Verilog HDL基础之：组合逻辑电路的实现。数字逻辑电路分为两种，分别是组合逻辑与时序逻辑。组合逻辑：输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。时序逻辑：输出不只是当前输入的逻辑电平的函数，还与电路目前所处的状态有关。
- 关键字：
VerilogHDL
华清远见
数字逻辑电路
- Verilog HDL基础之if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。Verilog HDL语言提供了3种形式的if语句。case语句是一种多分支选择语句，if语句只有两个分支可供选择，而实际问题中常常需要用到多分支选择。Verilog语言提供的case语句直接处理多分支选择。
- 关键字：
VerilogHDL
华清远见
- 设计了一组基于CPLD的PLC背板总线协议接口芯片，协议芯片可以区分PLC的背板总线的周期性数据和非周期性数据。详细介绍了通过Verilog HDL语言设计状态机、协议帧控制器、FIFO控制器的过程，25MHz下背板总线工作稳定的试验结果验证了协议芯片设计的可行性。
- 关键字：
VerilogHDL
PLC背板
CPLD
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