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viterbi译码 文章

802.11b中卷积码和Viterbi译码的FPGA设计实现

  • 卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。
  • 关键字: 卷积码  Viterbi译码  逻辑分析仪  

高效数字调制技术及其DSP实现

  • 0 引 言
    进入2l世纪以来,随着人类探索外太空活动的深入,深空探测正逐步成为航天活动的新热点。1998年,美国国家航空航天局(NASA)在加州理工学院的喷气推进实验室(JPL)成立了深空通信和导航系统精英中心(DESCA
  • 关键字: DSP  实现  及其  技术  数字  调制  高效  FQPSK  网格编码调制  Viterbi译码  DSP  编码  
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viterbi译码介绍

  接收到的符号首先经过解调器判决,输出0、1 码,然后再送往译码器的形式,称为硬   判决译码。即编码信道的输出是0、1 的硬判决信息。   我们选择似然概率( m P RC)的对数作为似然函数。容易看出,硬判决的最大似然译码   实际上是寻找与接收序列Hamming距离最小的编码序列。对于网格图描述Viterbi 算法,整个   Viterbi 译码算法可以简单概括为“相加-比较-保留 [ 查看详细 ]

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