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实验13：JK触发器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握JK触发器原理；（3）学习用Verilog HDL语言行为机描述方法描述JK触发器电路。实验任务本实验的任务是设计一个JK触发器实验原理带使能端RS锁存器的输入端R=S=1时，锁存器的次态不确定，这一因素限制了其应用。为了解决这个问题，根据双稳态元件两个输出端互补的特点，用Q和非Q反馈控制输入信号，并用J代替S,用K代替R,构成了J-K锁存器。Verilog HDL建模描述用行为级描述实现的带异步
- 关键字： JK触发器 FPGA Lattice Diamond Verilog HDL
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jk触发器介绍
边沿JK 触发器:
电路结构:
采用与或非电路结构，属于下降沿触发的边沿JK触发器，如图7.6.1所示。
工作原理
1.CP=0时，触发器处于一个稳态。
CP为0时，G3、G4被封锁，不论J、K为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。
2.CP由0变1时，触发 [ 查看详细 ]
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