基于FPGA的计算机防视频信息泄漏系统设计

　　假如显示终端为数字微镜DMD(Digital MicromirrorDevice)显示器。该显示器将计算机每个像素点的图像信号经过数字光处理DLP(Digital Light Processing)后，存入SDRAM双向缓存器，当一帧图像接收完毕时，内部数据处理电路同时激发各像素点对应的微镜运动，完成一帧图像的显示。DMD显示器峰值数字驱动电压不超过33.5V，电磁辐射很低，且各微镜片同时驱动，形成相互干扰的向外辐射信号，解码难度极大，从而使其成为无信息泄漏的显示器。此时，视频电缆的辐射在整个视频通路的辐射中就占主导地位。如果在视频信号经过视频电缆传输到显示器之前就对其进行处理，则可以有效地降低电磁辐射和信息泄漏。

　　1 视频信息泄漏机理及解决方案

　　1.1 视频信息传输过程中泄漏机理在计

　　算机视频通路中，信息的传送主要为并行传送和串行传送两种方式。目前常见的视频信息都为串行传输，在串行传输的信号波长与其视频电缆物理长度可比的情况下，视频电缆起着天线作用，容易产生高强度的有用信息的电磁泄漏，这样就可以较为容易地对串行信号实现时分接收、频分接收和方位接收。所以串行视频信息很容易被窃取及复现。

　　在并行传输方式下，由于数据线间隔很小且发射信号频率相同或相似，所以截获难度要大得多。但将R、G、B三路串行模拟视频信号分别转化为数字信号后，若不经处理就直接进行传输，此时同时传输的仍是一个像素的不同位信息，因此，从像素角度来考虑，仍为串行传输。若传输的图像仅有黑白两种颜色，则此时并行传输电缆上某一时刻的数据为全“1”或全“0”，即并行电缆中各信号线具有相同的波形，也就不需对各信号线分别接收，此时视频电缆类似于串行传输方式，有效信息就很容易被窃取。

　　1.2 基于像素的并行传输方式

　　为了有效地减少视频信号被截获的可能性，在视频信号送至视频电缆中传输之前就对其进行一定的格式转换，使得在并行电缆上能同时传输多个像素，实现真正意义上的并行，即基于像素的并行传输。在这种并行传输方式下，即使接收方能接收到辐射信息，由于无法分辨各像素的顺序，也就不能复现信息。

　　本文设计的防信息泄漏系统就是通过对视频信号的格式转换处理，实现多个像素的同时传输。图1为视频信息格式转换原理示意图，输入数据为串行模拟视频信号经过A/D转换后得到的数字视频信号，系统接收信息时，其顺序是按单个像素依次接收的，此时数据为“像素包”格式。通过格式转换模块处理之后，这些以“像素包”格式接收到的视频信号数据被转换成为按照“位平面”格式排列的输出数据。此时并行电缆上传输的就是多个像素的数据。“位平面”格式的视频数据传输至显示端后再通过格式转换模块还原为“像素包”格式。

　　顺序接收到的“像素包”格式的数据可以用以下的集合方式予以描述：若系统接收到n个像素，则用D表示接收到的这一组视频信号，S表示D中各元素间的先后顺序关系，信号色彩数为23m种，即R、G、B三种颜色分别具有2m级灰度，则：

　　同样，转换为“位平面”格式后的输出数据亦可以用同样的集合方式进行描述：E表示格式转换后的一帧图像的数据，F表示E中各元素间的先后顺序关系，则：

　　将视频信息由集合D所表述的形式转换成由集合E所表述的形式，就是传输数据格式转换所要完成的工作，即要求首先输出所有像素的第一位二进制数据，然后输出所有像素的第二位二进制数据，直到最后输出每个像素的最后一位二进制数据。因此，“位平面”数据是n个像素点的三种颜色的、具有相同“权值”的数据的集合。

　　2 系统硬件设计

　　2.1 总体方案设计

　　根据上面提出的像素并行传输的原理，设计基于FPGA的防视频信息泄漏系统。图2为该系统硬件设计框图，整个系统由采集端适配卡和显示端适配卡组成。

　　高速视频专用A/D转换器采用AD公司的高性能AD9883A，主要特点是：

　　(1)高达300MHz的带宽和140MSPS的转换率。

　　(2)三路独立的0～1.0V的输入信号范围，非常适合采样视频信号。

　　(3)提供I2C总线接口等，以适应多种应用。

　　高速视频专用D/A转换器采用AD公司的高性能ADV7125，主要特点是：

　　(1)高达330M的吞吐量。

　　; (2)三路独立的8位DA转换器。

　　(3)TTL兼容输入信号，便于电路设计。

　　(4)单电源5V或3.3V供电，广泛应用于数字视频系统、高分辨率彩色图像显示系统。

　　系统工作原理是：将来自显卡的视频信号输入至采集端适配卡，采集端适配卡上的A/D转换器将R、G、B三路模拟视频信号分别转换成三路并行8位数字信号，同时也对行、场同步进行相位修复和幅度补偿，使之变为标准的行、场同步信号，然后将该信号送至FPGA中，同时在状态机的控制下将以像素为单位的视频信息转换为“位平面”格式。信号处理完后通过并行传输电缆传输至显示端适配卡，而显示端适配卡则负责将“位平面”信息还原为像素格式，并通过D/A转换器将三路共24bit数字视频信号还原成模拟信号送给显示设备进行显示。

　　2.2 电磁兼容设计

　　2.2.1 信号完整性设计

　　系统中数字视频信号对传输时延要求较高，在布线时，其走线的路径要大体一致并且尽量短，以实现对传输时延的要求;合理安排去耦电容的摆放位置，尽可能接近所要进行去耦的电源;AD9883A芯片和ADV7125芯片周围电路的布线要尽可能短，周围的元器件要尽可能安排紧凑，以减小电流环路面积，从而减小静电干扰;放置过孔时，注意不要过密，以免损坏镜像层;适配卡所用的电阻、电容、电感和IC芯片均为表面帖装元件，有利于抑制电磁干扰。

　　2.2.2 电源完整性设计

　　系统所用的A/D转换器芯片、D/A转换器芯片对电源有严格的要求，除了要有模拟电源和数字电源之分外，AD9883A还要有PLL电路的专门电源，而FPGA电源要有内核电源和数字输出引脚的电源。因此，整个系统的电源设计是一个很大问题。这里用两片LT1764作为FPGA的两种电源，用两片TPS76333作为AD9883A的两种电源，一片TPS76333作为ADV7125的电源。两块适配卡均 采用四层板结构，顶层和底层作为信号的走线层，中间层分别是地层和电源层，以确保系统在高速运行时有良好的电源环境。

　　3系统逻辑实现及仿真

　　FPGA芯片采用Altera公司Cyclone系列芯片EP1C6Q240C8。Cyclone系列芯片是基于1.5V，0.13μm工艺，具有时钟锁相环(PLL)和专用DDR接口，支持多种I/O标准的芯片。其内部嵌入了许多专用硬核模块，被广泛地用于可编程片上系统(SOPC)中。

　　本系统对高速图像信号进行处理，工作时钟近100MHz。为了获得更好的布线效果和系统性能，时钟信号必须经过锁相环到达全局时钟布线网络。本设计利用Altera公司的Maga Wizard设置Cyc lone PLL参数生成IPcore，解决了信号时延的问题，同时也满足了读取视频信号时所需的建立、保持时间要求。图3为使用FPGA内部PLL对输入的点频时钟PXCLK_AD进行相移后的波形，图中，pxclk与点频同频，经相位修复及幅度补偿后用作系统基准时钟，delayclk为点频三分频，用作延时时钟。

　　3.1 视频信息格式转换模块

　　在采集端适配卡中，视频信息由“像素包”格式转换为“位平面”格式，可由一个n