基于FPGA的16抽头FIR数字低通滤波器设计与仿真

　　4.4 移位累加模块

　　系统核心模块，主要对查找表模块输出数据进行移位累加操作，由于输入12位数据，因此要进行12次移位操作，前11次移位进行加法操作，第12次移位进行减法操作。为使累加结果不溢出，要进行冗余设计。

　　若输入数据与滤波器系数均为B位，对于有符号系统，移位累加器长度M=2B+log2N-1，其中N为滤波器抽头数。该移位累加模块输出数据宽度为27位。

　　4.5 截位模块

　　移位累加模块输出27位数据，由于其对应的10进制数值较大，不便于分析，因此对移位累加模块的输出数据进行截位。截位模块的功能是通过移位截取27位输入数据的高15位。

　　5 Matlab与QuartusII联合仿真

　　FIR数字滤波器输入与输出均是数字信号，通过Matlab编程模拟A/D转换得到滤波器输入数据，然后将输入数据送到滤波器输入端口并进行仿真得到输出波形，最后再通过Matlab编程模拟D/A转换将输出数字信号以模拟信号波形形式展现。具体步骤如下：首先利用Matlab编写得到*.mif文件的M程序，输入0.5 MHz和2.5 MHz正弦相加信号，幅度均为15。然后用QuartusII中lpm_rom模块得到滤波器输入数据，再用QuartusII对系统模块进行仿真，将仿真波形*.vwf文件另存为*.tbl文件，系统模块仿真波形如图3所示，最后用Matlab读取该文件中的数据，得到采样信号时域波形与频谱。

　　6 结束语

　　采用改进并行DA算法设计了一个16抽头FIR数字低通滤波器，与全并行DA算法相比，减少了LUT的个数，同时引入倍频模块兼顾了运算速度。仿真结果表明，设计系统性能稳定、滤波效果良好、实用性较强。同时，利用改进并行DA算法设计的FIR数字低通滤波器，其系统速度得到大幅提高，由于省去乘法器的使用，减少了LUT的个数，逻辑单元的消耗量也大幅降低。该模块可以作为其他设计的子模块，也可用于设计更高阶数的滤波器。