一种基于SDR SDRAM的视频数据逻辑分析存储器设计

　　SDRAM存储器初始化完成后，SDRAM中的所有bank处于空闲状态。根据系统需求，SDRAM驱动模块向SDRAM控制器发送读、写、刷新等命令。根据命令的优先级进行判断，优先处理哪一个命令，正在执行的命令优先级最高，其次为刷新命令，再次为其他命令，这种命令优先级的机制能够有效提高SDRAM的工作效率。

　　SDRAM进行的主要操作为读写操作，本系统设计中SDRAM采用的是非全页的8bit突发读写模式，数据宽度是16bit，由于接收的数据为网口数据，仅使用其中的4bit宽度，这是由网口数据线宽度决定的。系统中，接收FIFO接收的数据深度由SDRAM接口模块写入，当接收FIFO接收到规定数值的写入数据后，SDRAM接口模块向SDRAM控制器发出写命令，命令监控模块接收命令和地址，并将接收到的命令进行译码。命令译码模块从命令监控模块获得写地址和译码后的命令，并将其变为适合SDRAM接收的命令。数据传输模块负责数据传输路径和写入。

　　当SDRAM存储器中的数据大于等于8个时，控制器跳转至读进程，与写进程相似，命令监控模块获得读命令和地址，将命令进行译码，传输给命令译码模块，译码为适合SDRAM的命令，SDRAM将数据从接收地址处开始读出，以8bit突发读的形式将数据打入输出FIFO中。

　　SDRAM开始工作后在不同的工作状态和过程中进行跳转，这些工作状态和过程主要包括空闲状态、初始化过程、读过程、写过程、刷新过程等，状态或过程的跳转通过命令协调过程完成，SDRAM工作状态转移如图3所示。需要注意的是，如果SDRAM设置为自动刷新模式，由于刷新命令的优先级在读写命令之前，SDRAM在状态跳转时会优先跳转至自动刷新过程中。

　　3 硬件测试结果

　　本系统在altera公司的QuartusII平台上搭建完成，硬件上采用了双网口设计，芯片型号为DP83848，SDR SDRAM芯片为Micron半导体公司生产的MT48LC16M16A2，FPGA芯片为CycloneIII系列的EP3C120F484C8，采用Modelsim SE 10.1a完成前期软件仿真，在QurtusII自带的嵌入式逻辑分析仪完成硬件仿真。测试结果仿真波形图如图4、5所示。

　　N1_RXD为网口接收数据，经过系统对数据包的判定，该数据包是具有TS流帧结构的音视频数据，UDP模块输出UDP数据与输入数据完全一致，而非UDP模块输出为0，实现了音视频数据的过滤和分流。

　　N1_RXD是整个系统最初网口输入数据，dataout为系统输出数据，dq是SDRAM双向数据总线。由图5可见，系统输出数据与输入数据一致，符合设计要求。其中输出数据最后将导入SD卡，或直接在PC平台上进行各类仿真处理。

　　4 结论

　　系统硬件测试结果表明，SDRAM突发存储的操作特点能够满足对高速传输的大量音视频数据的采集和实时处理，能够实现系统对音视频数据进行识别过滤、采集、检测以及存储的需求，从而代替SIGNALTAPII完成对采集下来的数据进行观测和调试的功能，可靠性高，符合系统设计的要求。