基于FPGA的移位寄存器流水线结构FFT处理器
另外，由于设计的是两路数据同时写入，一路数据读出，所以读取的频率是写入频率的2倍，使用PLL实现原始时钟的二倍频，用来读取RAM。倒序模块仿真结果如图8所示。
最终生成的FFT处理器模块图如图9所示。
4 仿真结果
各级间数据时序情况如图10所示，设计的FFT处理器仿真结果如图1l所示。采用一路阶梯递增信号和另一路：XXXX信号进行仿真，通过与Matlab计算结果进行对比，结果基本一致，可以满足系统要求。系统总的延时由延时最大的第一级决定，为第一级运算的延时加上倒序输出的延时，总共是(256+128)×clk，相对于一般流水线结构(256×读入周期+7×128×蝶算周期+128×读入周期)，系统延时大为减少。
通过仿真可知，系统最大频率由蝶形运算模块的最大工作频率决定。使用QuartusⅡ软件时序仿真后，得到处理器的工作频率为72 MHz。
5 结语
通过采用移位寄存器流水线结构，可以有效地提高FFT处理器中蝶形运算单元的效率，减少寄存器的使用数量，并且简化了地址控制，提高处理器的工作频率，具有良好的可扩展性，同时可以实现两路数据的同时输入，从而增大了一倍的数据吞吐量。对于工作频率要求较高，数据吞吐量较大，尤其对于需要两路数据输入的场合，比如两天线的MIMO-OFDM系统，具有很大的实用价值。
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