一种用VHDL设计实现的有线电视机顶盒信源发生

　　1 VHDL的特点

　　VHDL是一种面向设计的、多层次、多领域且得一致认同的、标准的硬件描述语言。它主要有如下特点：

　　能形式化地抽象表示电路的结构和行为，降低了硬件电路设计的难度。

　　采用自上到下（Top－Down）的设计方法，支持逻辑设计中层次与领域的描述;它支持三个层次的描述：行为描述、RTL方式描述、门级描述（逻辑综合）。

　　可进行系统的早期仿真以保证设计的正确性。

　　主要设计文件是VHDL语言编写的源程序，便于文档管理。

　　硬件描述与实现工艺无关。

　　由于VHDL语言已作为一种ＩＥＥＥ的工业标准，因而其语言标准、规范、语法比较严格，易于共享和复用。而且，VHDL设计技术齐全、方法灵活、支持广泛。目前大多数ＥＤＡ工具几乎在不同程度上都支持VHDL语言。

　　2 CPLD外部引脚说明

　　该方案中所用的芯片是Xilinx公司的CPLD 9500系列芯片，其类型为XC95108－7 PC84。这种芯片共有84个外部引脚，其中5个引脚接地，6个引脚接电源，4个引脚用于JTAG，剩下的引脚为I／O引脚。根据EISA总线的信号特征和信源的要求，该芯片所使用的外部引脚为如图1所示。

　　图1中输入信号：

　　ＤＡＴＡ＿ＩＮ 15～0 输入的数据信号

　　ＡＤＤＲＥＳＳ 15～0 输入的地址信号

　　ＲＥＳＥＴ 复位信号

　　ＡＥＮ 地址允许信号

　　ＣＬＫ 输入时钟信号

　　ＩＯＷ Ｉ／Ｏ写信号

　　输出信号：

　　ＩＯ＿ＣＳ 16位Ｉ／Ｏ片选信号

　　ＤＡＴＡ＿ＯＵＴ 7～0 输出的数据信号

　　ＤＥＮ 输出数据使能信号

　　ＤＣＬＫ 输出数据时钟信号

　　3 系统整体设计

　　系统启动后，主机向I／O口发出地址信号。AEN为低电平时，系统进行地址译码。译码成功后，产生一使能信号ENABLE打开数据暂存单元。数据到来后，数据暂存单元将总线上的16位并行数据锁存在暂存器中，同时产生一允许信号PERMIT，允许进行数据格式转换。接下来系统根据当前所处的状态进行选择输出，完成格式的转换，并产生相应的输出数据使能信号DEN和输出数据时钟信号DCLK。整个过程结束后，将各信号复位，开始新的转换周期。因此，整个系统应包括五个逻辑部分：地址译码、数据暂存、状态控制、复位控制、转换输出。

　　3.1 系统的整体框图

　　系统的整体框图如图2所示。

　　3.2 系统的工作时序

　　转换过程的时序如图3所示。