LDGRB-01 建模设备中实现命令结构的尝试

1. 在另一个项目中，客户希望在 I/O 引脚上生成特殊的通信信号。该项目的一部分涉及决定使用什么信号标准，因此尝试了几个包括两种不同类型的开关键控和两种类型的脉冲位置调制。

   在这种情况下，应用仅使用 FPGA 中的少量逻辑来生成这些信号。

   一个更重要的问题是如何记录这样的测试结果。在这种情况下，理想的录音机是 FPGA：它可以访问输入信号，连接一个大的 DDR3 SDRAM，以及一个用于录音的 SD 卡。虽然 SD 卡可以成为记录数据的理想介质，但挑战在于如何处理卡上的文件系统。

   输入ZipCPU、 SDSPI Controller和FATFS库。

   下一个挑战是如何将 ZipCPU的程序交付给客户，客户在他的主机上没有可用的调试总线基础设施 来加载 ZipCPU。 然而，我们为这个项目选择的特定板 允许从 SD 卡加载 FPGA。因此，我们选择从这张 SD 卡加载电路板，并将ZipCPU的引导加载程序 放入 64kB 的 ROM 中。（该程序需要比 32kB 多 168 字节，强制使用块 RAM 构建 64kB ROM。）引导加载程序然后将通过一个小脚本来启动 SD 卡，然后从中读取一个文件到内存中，然后跳转到内存的首地址。

   加载后，用户可以通过 CPU 提供的菜单与设计交互，允许用户配置测试、捕获数据并将捕获的任何数据保存到 SD 卡上的文件中。

2. 宽带高频主动声呐

   最近的一个项目涉及为声纳****开发控制器。与上一个项目一样，变送器中涉及的逻辑量只占项目的一小部分。尽管如此，无论大小，它确实需要配置。连接到串行端口的小型 ZipCPU程序为客户提供了一种控制****的方法，可以打开和关闭****，也可以控制****产生的波形：频率、脉冲持续时间、脉冲重复率、线性调频、伪随机噪声模式等

3. 视频

   第一次了解 HDMI 视频时，我努力使用我的 FPGA 上的 IDELAYE2 功能来获得正确的时序以锁定 HDMI 时钟。（事后看来，我不明白 IDELAYE2 元素是如何工作的，并且可以大大简化这个问题......）虽然我无法自动锁定，但我可以判断是否锁定了东西。我的解决方案是使用ZipCPU测量 接收到的HDMI信号质量是否足够好，然后调整subsample delay时序，直到达到。

   另外，在同一个项目中，我不得不应对 EDID 显示数据的挑战。该项目 涉及通过 HDMI 信号。因此， 需要读取下游的EDID信息并向上游转发。软件有机会在中间进行调整。然而，最后，ZipCPU 只是将 EDID 信息从下游监视器复制到上游 RPi 源，一切正常。

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