第1章 FPGA时序篇 1.1         时序分析基本概念 1.1.1    同步逻辑延时基本概念 1．    时钟建立时间和时钟保持时间

时钟建立时间（Clock Setup Time）常用t_SU表示，指的是在触发器的时钟信号上升沿到来以前，数据和使能信号稳定不变的时间，如果建立时间不够，数据将不能再这个时钟上升沿被打入触发器，使能信号无效，也就是说在这个时钟周期对数据的操作时无效的；时钟保持时间（Clock Hold Time）常用t_H表示，指的是在触发器的时钟信号上升沿到来以后，数据和使能信号稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器，对数据的操作同样是无效的，使能信号无效。数据要能稳定传输，就必须满足建立时间和保持时间的关系， 图 1.1标识了它们间的关系。

图 1.1建立时间和保持时间关系图

如图 1.1所示，在实际设计中，建立时间和保持时间往往会对整个设计的成败产生关键性的影响，以下两点是我们在考虑建立时间和保持时间需要遵循的要点。

(1)      在考虑保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，通常用最大延迟来检查建立时间，用最小延时来检查保持时间。

(2)      建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法不出高质量的时钟树，那么无论如何调整时钟频率也无法到达要求，只有对设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此保持时间通常是满足设计要求。

图 1.2所示电路的t_SU为：

t_SU=Data Delay – Clock Delay + Microt_SU；

式中Microt_SU指的是触发器内部的固有建立时间，是触发器的固有属性，典型值一般小于1ns。

图 1.2所示电路的t_H为：

t_H= Clock Delay – Data Delay + Microt_H。

式中Microt_H指的是寄存器内部的固有保持时间，同样是寄存器的固有属性，典型值一般小于1ns。

图 1.2 时钟建立时间与时钟保持时间

2．    时钟输出延时

时钟输出延时（Clock to Output Delay）常用t_CO表示。它指的是时钟有效到数据有效的最大时间间隔。其定义如所示。

图 1.3 时钟输出延时

t_CO= Clock Delay + Data Delay + Microt_CO。

式中Microt_CO也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部延时参数，典型值一般小于1ns。

3．    引脚到引脚的延时

引脚到引脚之间的延时（Pin to Pin Delay）常用t_PD表示。指信号从输入管脚进来，穿过纯组合逻辑，到达输出管脚的延迟。由于CPLD的布线矩阵长度固定，所以常用最大t_PD标志CPLD的速度等级。

4．    Slack

Slack是表示设计是否满足时序的一个称谓：正的Slack表示满足时序（时序的裕量），负的Slack表示不满足时序（时序的欠缺量）。Slack的计算方法如所示。

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