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Vivado 设计套件是赛灵思今年4月在全球公开发布的以 IP及系统为中心的全新一代颠覆性设计环境，致力于在未来十年加速“All Programmable”器件的设计生产力。
Vivado 设计套件最大优势技术就是突破了可编程系统集成度和实现速度两方面的重大瓶颈，高度集成的设计环境(IDE)和全新一代系统到IC工具， 其中包括高层次综合工具Vivado HLS、具有业界最佳System Verilog支持的RTL综合、革命性创新的分析型布局布线，以及高级SDC时序引擎，将C语言和RTL转换的实现速度加快四倍，将性能提升达15%。
Vivado HLS高层次综合工具让设计人员能够通过将C、C++或System C代码综合到RTL中快速探索出复杂算法的实现架构。Vivado HLS与系统生成器(System Generator)完美集成在一起，能够创建出快速仿真模型，支持视频、图像、雷达和基带无线电等应用的快速开发。Vivado HLS不仅能加速算法实现，还能将验证时间缩短多达1万倍，并通过支持RTL微架构探索改进系统性能。
考虑到当今的设计规模大、复杂性高的特点，开发人员面临着多重设计挑战，难以实现自动设计收敛。Vivado设计套件的布局布线技术采用各种分析技巧加速实现周期，为多种同步的设计参数(包括拥塞、总线长和时序等)进行最佳优化。针对复杂设计，和ISE设计套件相比，Vivado设计套件2012.2将性能提升了15%(相当于提升了一个速度等级)。性能的提升不仅扩大了赛灵思在中端产品系列的领先优势，使其性能领先竞争器件3个速度等级，同时在高端产品系列提供了更好的性能功耗比， 在低端各个产品系列提供了更佳的性能。
于此同时， 为进一步提高设计生产力，赛灵思持续与不断增加的主要赛灵思联盟计划成员开展协作，共同确保IP核均得到验证、设计工具及时推出以不断丰富ISE 设计套件和Vivado设计套件工具。
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