以 PCIe 标准为例，为了适应 AI 算力需求的不断提升，其协议已成功升级至 PCIe 5.0/6.0，信号频率不仅突破了 32GT/s，还在持续向 64GT/s 迈进，通道配置也从 x1 扩展至 x32，通过倍增频率和通道数量的方式实现了大带宽传输。然而，更高的信号频率不可避免地导致插入损耗呈指数级上升，进而引起信号幅度降低和失真。同时，PCB 走线中的阻抗不连续性会引发信号反射和时序抖动，这两者共同造成了信号完整性的问题。
表 1：PCIe 总线图表
为了应对这些严峻的挑战，PCIe 阻抗测试需要严格控制 100Ω±10% 的差分阻抗（PCB 走线），并且通过预加重、均衡技术来补偿损耗。当插入损耗达到 - 12dB@9GHz 时，需要 + 6dB 的均衡增益才能恢复有效信号。此外，PCIe 5.0 要求使用超低损耗（Df≤0.002）覆铜板，并增加板层数以优化布线，但这也使得阻抗控制成为了难点。因此，从设计仿真到量产测试，阻抗一致性和损耗补偿能力已成为保障 PCIe 高带宽稳定传输的关键技术，准确、高效且便捷地测试插入损耗和阻抗成为了市场的紧迫需求。
本文将主要概述 PCB 插损和阻抗的基本认知、测试方法，并介绍罗德与施瓦茨公司对应的测试方案。
插损与阻抗的定义及影响
插入损耗（Insertion Loss）
插入损耗指的是信号通过 PCB 传输线时，因导体损耗、介质损耗等因素导致的功率衰减，通常以分贝（dB）表示。例如，PCIe 5.0 要求每英寸插损不超过 0.6 dB@16 GHz。
图 1：信号与插入损耗的关系
特征阻抗（Characteristic Impedance）
特征阻抗由传输线的几何结构和材料特性决定，通常推荐值为 50Ω 或 100Ω（差分）。阻抗突变会引发信号反射，导致回波损耗（Return Loss）恶化，严重影响信号完整性。
图 2：阻抗失配与信号反射系数的关系
测试方法
插入损耗的测量
矢量网络分析仪（VNA）是测量插入损耗为便捷的仪表。它的每个端口内部包含有信号源和接收机，我们可以通过端口 1 的信号源发出信号给被测件，再由端口 2 的接收机测量经由被测件处理后的输出信号。矢网可以直接比较和显示输出信号和输入信号的差异，即直接测量 S21 参数（正向传输系数），从而直观地反映信号从输入到输出的损耗。
图 3：插损测量
单位长度的插入损耗在 PCB 设计和信号完整性分析中是一个非常关键的指标。它不仅能够帮助我们评估传输线的性能，还能为电路设计提供更为准确的数据支持，从而有效提高产品的可靠性和性能。
图 4：Delta L 结果显示
单位长度插入损耗直观上可以用直接除法，即插入损耗除以被测件长度。然而，如图 4 蓝色测试结果所示，高频下被测件阻抗不匹配导致的多重反射会引发测试结果在不同频率之间存在波动，从而影响测试精度和稳定性。
Delta - L 方法是由 Intel 开发的，通过设计两条不同长度的传输线，测试它们的 S 参数后进行拟合运算和差值，从而得到单位长度的插入损耗。相比直接除法，Delta L 在计算差值时能够自动抵消夹具（如探针、焊盘和过孔）的影响，拟合算法还能移除阻抗不匹配导致的多重反射，使得其尤其在高速、高频场景下显著提升了精度和稳定性，从而成为当前 PCB 量产测试的主流方法。
图 5：Delta L 差值算法
2.阻抗测试
传统阻抗测试是基于示波器时域反射计 (TDR)，信号发生器产生阶跃激励或者脉冲激励，示波器对入射信号和反射信号采样，计算出时域数据。
图 6：传统 TDR 阻抗测试计<br class="container_c14d4 wrapper_546d2 undefined" style="--tw-
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