为何全行业都在热议混合键合，谁投身这场技术竞赛

从 8 月的 OCP 亚太峰会、Hot Chips 芯片大会，到 9 月的台湾半导体展（SEMICON Taiwan），先进封装在整个半导体行业持续升温。先进封装为何如此重要？晶体管微缩已经逼近物理极限，为在单颗封装内实现效能最大化，行业正快速走向芯粒堆叠与异质集成路线。

在之前的文章中，我们已经对先进封装整体市场进行分析，同时对比两大主流 2.5D 平台 —— 台积电 CoWoS 与英特尔 EMIB 的技术规格及核心客户。本文将聚焦 3D 封装，重点解读混合键合（Hybrid Bonding）。

先进封装类型：2.5D、3D 以及 3.5D

简单回顾：2.5D 封装采用布线密度极高的中介层，实现芯片裸片之间更快的信号传输与更低功耗，代表方案包括台积电 CoWoS、英特尔 EMIB（该方案不在基板内使用完整中介层，而是嵌入小型硅桥）。

3D 封装将裸片垂直堆叠，缩短芯片之间的通信距离，典型代表为台积电 SoIC、英特尔 Foveros Direct 3D。二者都可以实现融合 2.5D 与 3D 封装的一体化 “3.5D” 方案：多颗芯片垂直堆叠为复合集成电路，再通过 2.5D 封装和 HBM 以及其他周边芯片整合在一起。

根据台积电数据，采用 3D 互连的 SoIC，互连密度是 2.5D 互连 CoWoS 方案的 56 倍，功耗效率提升 5 倍。台积电已于 2025 年实现键合间距 6 微米的 SoIC 量产，计划到 2029 年进一步把 SoIC 键合间距推进至 4.5 微米。

英特尔方面，Foveros Direct 于 2026 年上半年随 Clearwater Forest Xeon 6 + 实现量产，键合间距 9 微米；其第二代产品规划目标为 3 微米键合间距。

3D 集成电路不仅支持逻辑芯片和逻辑芯片互相堆叠，还开启了 “内存叠逻辑”“逻辑叠内存” 的技术可能性。例如3D DRAM 架构，直接将 DRAM 内存堆叠在逻辑裸片上方。

3D DRAM 架构示意图｜来源：SK 海力士

立足于 3D 集成电路技术基础，行业还致力于把光学器件小型化，将其集成至硅芯片内部，与电子集成电路（EIC）共封装，打造光引擎，也就是共封装光学（CPO）。这一技术范式进一步提升 3D 封装的复杂度。 台积电 COUPE 方案就利用混合键合实现电子芯片 EIC 与光子芯片 PIC 集成，该技术已经应用于英伟达 Spectrum‑X 光子组件以及 Tomahawk 6‑Davisson 产品。

日月光（ASE）推出 SiPh 光引擎，采用微凸点技术垂直键合 EIC 与 PIC。英特尔发布 OCI（光学计算互连）芯片，把激光器集成进光子芯片；格芯（GlobalFoundries）推出 SCALE（硅光子共封装高级光引擎）平台，集成 FAU 与光纤阵列。