Cadence PCIe 6.0 子系统一次性通过 PCI Express 合规性测试

中国上海，2026 年 9 月 8 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，其基于 TSMC N3 工艺实现的面向 PCI Express® (PCIe®) 6.0 规范的 PHY 与控制器 IP 在 7 月底举行的 PCI-SIG® 合规性研讨会上一次性通过测试。该研讨会是行业首个针对 PCIe 6.0 规范的官方合规性测试活动，Cadence 的 x8 子系统解决方案在 PCIe 6.0 规范全速率 64 GT/s 下完成了测试。
这套完整的 Cadence 子系统解决方案（包括 PHY 和控制器）成功通过了所有官方 PCIe 6.0 合规性规范测试，并已列入 PCI-SIG 的集成商列表。
“PCI Express 是 AI/HPC 数据中心和 AI 工厂至关重要的 Scale-Up 互连技术，而 Cadence 面向 PCIe 6.0 规范的子系统不仅具备业界领先的性能，同时实现业界领先的低功耗表现，”Cadence 芯片解决方案事业部高性能 PHY 研发副总裁 Marc Loinaz 表示，“此次一次性通过合规性测试，证实了我们完整的 PHY 与控制器解决方案的实力，也让客户相信我们的技术已完全具备互操作性，已做好量产准备。”
这一里程碑彰显了早期生态系统协作对于将新标准推向市场的重要性。在官方合规性研讨会召开前的几个月里，Cadence 与 PCI-SIG、测试设备供应商和行业合作伙伴紧密合作，开展互操作性测试，以便在正式评估之前发现并解决潜在问题。

“随着 PCIe 6.0 技术推动下一波 AI 和高性能计算系统的发展，严格的合规性与互操作性测试对于生态系统的成功至关重要，”是德科技网络数据中心总经理 Brig Asay 表示，“Cadence 一次性通过合规性测试，既体现了其 PCIe 6.0 子系统质量卓越，也证明了使用是德科技测试与测量解决方案进行全面验证的有效性。我们很高兴能够支持行业领导者信心十足地加速 PCIe 6.0 技术的部署。”“Cadence 是 PCI-SIG 的长期成员，一直致力于推动 PCIe 技术的普及，”PCI-SIG 总裁兼主席 Al Yanes 表示，“Cadence 此次的 PCIe 6.0 合规性里程碑，对 PCIe 技术架构的持续演进发挥了积极作用。”

PCIe 6.0 技术满足了 AI 和高性能计算系统对高带宽连接日益增长的需求，在这些系统中，该标准被用于加速器卡、网络接口和存储设备。预计 PCIe 6.0 接口将在数据中心和 AI 基础设施中得到广泛采用，随着生态系统日趋成熟，随后将在汽车和企业系统中实现更广泛的部署。
“Positron AI 已获得 Cadence 面向 PCIe 6.0 规范的 SerDes IP 的授权，用于我们的 AI 推理加速器芯片，”Positron AI 首席技术官 Thomas Sohmers 表示，“Cadence 完整的 PCIe 6.0 子系统已在硅片上实现，并经过了充分的互操作性测试，让我们更加确信，我们的 PCIe 6.0 接口能够满足我们 Transformer 工作负载对于高带宽连接的需求。”

Cadence PCIe 6.0 技术解决方案的主要亮点包括：
包含 PHY 和控制器的完整子系统解决方案，已在硅片上实现
基于 ADC 和 DSP 的均衡技术
支持固件优化的 SerDes 运行机制
多协议灵活性与支持
针对低功耗经过优化，包括支持最新的 PCI-SIG 工程变更通知 (ECN)
在 TSMC N3 工艺的 x8 配置已通过认证

PCI-SIG 持续推进 PCIe 标准演进，以满足先进 HPC 和 AI 工作负载的需求。Cadence 提供广泛的 PCIe 技术解决方案组合，最高支持 PCIe 7.0 规范。Cadence 面向 PCIe 6.0 技术的完整子系统解决方案（包含 PHY 和控制器）现已可供 SoC 厂商导入设计，用于直接集成到设计中。如需了解有关 Cadence 面向 PCIe 6.0 技术的 IP 的更多信息，请访问 Cadence PCIe 6.0 和 CXL PHY 产品页面[2]或下载设计 IP 手册[3]。